include/dt-bindings/clock/r9a07g044-cpg.h

   1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause)
   2  *
   3  * Copyright (C) 2021 Renesas Electronics Corp.
   4  */
   5 #ifndef __DT_BINDINGS_CLOCK_R9A07G044_CPG_H__
   6 #define __DT_BINDINGS_CLOCK_R9A07G044_CPG_H__
   7
   8 #include <dt-bindings/clock/renesas-cpg-mssr.h>
   9
  10 /* R9A07G044 CPG Core Clocks */
  11 #define R9A07G044_CLK_I                 0
  12 #define R9A07G044_CLK_I2                1
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  32 #define R9A07G044_OSCCLK                21
  33
  34 /* R9A07G044 Module Clocks */
  35 #define R9A07G044_CA55_SCLK             0
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  67 #define R9A07G044_SDHI0_IMCLK           32
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  73 #define R9A07G044_SDHI1_CLK_HS          38
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  75 #define R9A07G044_GPU_CLK               40
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 132
 133 /* R9A07G044 Resets */
 134 #define R9A07G044_CA55_RST_1_0          0
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 187 #define R9A07G044_SSI3_RST_M2_REG       53
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 189 #define R9A07G044_USB_U2H0_HRESETN      55
 190 #define R9A07G044_USB_U2H1_HRESETN      56
 191 #define R9A07G044_USB_U2P_EXL_SYSRST    57
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 198 #define R9A07G044_I2C3_MRST             64
 199 #define R9A07G044_SCIF0_RST_SYSTEM_N    65
 200 #define R9A07G044_SCIF1_RST_SYSTEM_N    66
 201 #define R9A07G044_SCIF2_RST_SYSTEM_N    67
 202 #define R9A07G044_SCIF3_RST_SYSTEM_N    68
 203 #define R9A07G044_SCIF4_RST_SYSTEM_N    69
 204 #define R9A07G044_SCI0_RST              70
 205 #define R9A07G044_SCI1_RST              71
 206 #define R9A07G044_IRDA_RST              72
 207 #define R9A07G044_RSPI0_RST             73
 208 #define R9A07G044_RSPI1_RST             74
 209 #define R9A07G044_RSPI2_RST             75
 210 #define R9A07G044_CANFD_RSTP_N          76
 211 #define R9A07G044_CANFD_RSTC_N          77
 212 #define R9A07G044_GPIO_RSTN             78
 213 #define R9A07G044_GPIO_PORT_RESETN      79
 214 #define R9A07G044_GPIO_SPARE_RESETN     80
 215 #define R9A07G044_ADC_PRESETN           81
 216 #define R9A07G044_ADC_ADRST_N           82
 217 #define R9A07G044_TSU_PRESETN           83
 218
 219 #endif /* __DT_BINDINGS_CLOCK_R9A07G044_CPG_H__ */