include/drm/nouveau_drm.h

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  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef __NOUVEAU_DRM_H__
  26 #define __NOUVEAU_DRM_H__
  27
  28 #define NOUVEAU_DRM_HEADER_PATCHLEVEL 16
  29
  30 #include "drm.h"
  31
  32 #if defined(__cplusplus)
  33 extern "C" {
  34 #endif
  35
  36 struct drm_nouveau_channel_alloc {
  37         uint32_t     fb_ctxdma_handle;
  38         uint32_t     tt_ctxdma_handle;
  39
  40         int          channel;
  41         uint32_t     pushbuf_domains;
  42
  43         /* Notifier memory */
  44         uint32_t     notifier_handle;
  45
  46         /* DRM-enforced subchannel assignments */
  47         struct {
  48                 uint32_t handle;
  49                 uint32_t grclass;
  50         } subchan[8];
  51         uint32_t nr_subchan;
  52 };
  53
  54 struct drm_nouveau_channel_free {
  55         int channel;
  56 };
  57
  58 struct drm_nouveau_grobj_alloc {
  59         int      channel;
  60         uint32_t handle;
  61         int      class;
  62 };
  63
  64 struct drm_nouveau_notifierobj_alloc {
  65         uint32_t channel;
  66         uint32_t handle;
  67         uint32_t size;
  68         uint32_t offset;
  69 };
  70
  71 struct drm_nouveau_gpuobj_free {
  72         int      channel;
  73         uint32_t handle;
  74 };
  75
  76 /* FIXME : maybe unify {GET,SET}PARAMs */
  77 #define NOUVEAU_GETPARAM_PCI_VENDOR      3
  78 #define NOUVEAU_GETPARAM_PCI_DEVICE      4
  79 #define NOUVEAU_GETPARAM_BUS_TYPE        5
  80 #define NOUVEAU_GETPARAM_FB_PHYSICAL     6
  81 #define NOUVEAU_GETPARAM_AGP_PHYSICAL    7
  82 #define NOUVEAU_GETPARAM_FB_SIZE         8
  83 #define NOUVEAU_GETPARAM_AGP_SIZE        9
  84 #define NOUVEAU_GETPARAM_PCI_PHYSICAL    10
  85 #define NOUVEAU_GETPARAM_CHIPSET_ID      11
  86 #define NOUVEAU_GETPARAM_VM_VRAM_BASE    12
  87 #define NOUVEAU_GETPARAM_GRAPH_UNITS     13
  88 #define NOUVEAU_GETPARAM_PTIMER_TIME     14
  89 #define NOUVEAU_GETPARAM_HAS_BO_USAGE    15
  90 #define NOUVEAU_GETPARAM_HAS_PAGEFLIP    16
  91 struct drm_nouveau_getparam {
  92         uint64_t param;
  93         uint64_t value;
  94 };
  95
  96 struct drm_nouveau_setparam {
  97         uint64_t param;
  98         uint64_t value;
  99 };
 100
 101 #define NOUVEAU_GEM_DOMAIN_CPU       (1 << 0)
 102 #define NOUVEAU_GEM_DOMAIN_VRAM      (1 << 1)
 103 #define NOUVEAU_GEM_DOMAIN_GART      (1 << 2)
 104 #define NOUVEAU_GEM_DOMAIN_MAPPABLE  (1 << 3)
 105 #define NOUVEAU_GEM_DOMAIN_COHERENT  (1 << 4)
 106
 107 #define NOUVEAU_GEM_TILE_LAYOUT_MASK 0x0000ff00
 108 #define NOUVEAU_GEM_TILE_16BPP       0x00000001
 109 #define NOUVEAU_GEM_TILE_32BPP       0x00000002
 110 #define NOUVEAU_GEM_TILE_ZETA        0x00000004
 111 #define NOUVEAU_GEM_TILE_NONCONTIG   0x00000008
 112
 113 struct drm_nouveau_gem_info {
 114         uint32_t handle;
 115         uint32_t domain;
 116         uint64_t size;
 117         uint64_t offset;
 118         uint64_t map_handle;
 119         uint32_t tile_mode;
 120         uint32_t tile_flags;
 121 };
 122
 123 struct drm_nouveau_gem_new {
 124         struct drm_nouveau_gem_info info;
 125         uint32_t channel_hint;
 126         uint32_t align;
 127 };
 128
 129 #define NOUVEAU_GEM_MAX_BUFFERS 1024
 130 struct drm_nouveau_gem_pushbuf_bo_presumed {
 131         uint32_t valid;
 132         uint32_t domain;
 133         uint64_t offset;
 134 };
 135
 136 struct drm_nouveau_gem_pushbuf_bo {
 137         uint64_t user_priv;
 138         uint32_t handle;
 139         uint32_t read_domains;
 140         uint32_t write_domains;
 141         uint32_t valid_domains;
 142         struct drm_nouveau_gem_pushbuf_bo_presumed presumed;
 143 };
 144
 145 #define NOUVEAU_GEM_RELOC_LOW  (1 << 0)
 146 #define NOUVEAU_GEM_RELOC_HIGH (1 << 1)
 147 #define NOUVEAU_GEM_RELOC_OR   (1 << 2)
 148 #define NOUVEAU_GEM_MAX_RELOCS 1024
 149 struct drm_nouveau_gem_pushbuf_reloc {
 150         uint32_t reloc_bo_index;
 151         uint32_t reloc_bo_offset;
 152         uint32_t bo_index;
 153         uint32_t flags;
 154         uint32_t data;
 155         uint32_t vor;
 156         uint32_t tor;
 157 };
 158
 159 #define NOUVEAU_GEM_MAX_PUSH 512
 160 struct drm_nouveau_gem_pushbuf_push {
 161         uint32_t bo_index;
 162         uint32_t pad;
 163         uint64_t offset;
 164         uint64_t length;
 165 };
 166
 167 struct drm_nouveau_gem_pushbuf {
 168         uint32_t channel;
 169         uint32_t nr_buffers;
 170         uint64_t buffers;
 171         uint32_t nr_relocs;
 172         uint32_t nr_push;
 173         uint64_t relocs;
 174         uint64_t push;
 175         uint32_t suffix0;
 176         uint32_t suffix1;
 177         uint64_t vram_available;
 178         uint64_t gart_available;
 179 };
 180
 181 #define NOUVEAU_GEM_CPU_PREP_NOWAIT                                  0x00000001
 182 #define NOUVEAU_GEM_CPU_PREP_NOBLOCK                                 0x00000002
 183 #define NOUVEAU_GEM_CPU_PREP_WRITE                                   0x00000004
 184 struct drm_nouveau_gem_cpu_prep {
 185         uint32_t handle;
 186         uint32_t flags;
 187 };
 188
 189 struct drm_nouveau_gem_cpu_fini {
 190         uint32_t handle;
 191 };
 192
 193 enum nouveau_bus_type {
 194         NV_AGP     = 0,
 195         NV_PCI     = 1,
 196         NV_PCIE    = 2,
 197 };
 198
 199 struct drm_nouveau_sarea {
 200 };
 201
 202 #define DRM_NOUVEAU_GETPARAM           0x00
 203 #define DRM_NOUVEAU_SETPARAM           0x01
 204 #define DRM_NOUVEAU_CHANNEL_ALLOC      0x02
 205 #define DRM_NOUVEAU_CHANNEL_FREE       0x03
 206 #define DRM_NOUVEAU_GROBJ_ALLOC        0x04
 207 #define DRM_NOUVEAU_NOTIFIEROBJ_ALLOC  0x05
 208 #define DRM_NOUVEAU_GPUOBJ_FREE        0x06
 209 #define DRM_NOUVEAU_NVIF               0x07
 210 #define DRM_NOUVEAU_GEM_NEW            0x40
 211 #define DRM_NOUVEAU_GEM_PUSHBUF        0x41
 212 #define DRM_NOUVEAU_GEM_CPU_PREP       0x42
 213 #define DRM_NOUVEAU_GEM_CPU_FINI       0x43
 214 #define DRM_NOUVEAU_GEM_INFO           0x44
 215
 216 #if defined(__cplusplus)
 217 }
 218 #endif
 219
 220 #endif /* __NOUVEAU_DRM_H__ */