include/drm/amdgpu_drm.h

   1 /* amdgpu_drm.h -- Public header for the amdgpu driver -*- linux-c -*-
   2  *
   3  * Copyright 2000 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * Copyright 2002 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * Copyright 2014 Advanced Micro Devices, Inc.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the "Software"),
  10  * to deal in the Software without restriction, including without limitation
  11  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  12  * and/or sell copies of the Software, and to permit persons to whom the
  13  * Software is furnished to do so, subject to the following conditions:
  14  *
  15  * The above copyright notice and this permission notice shall be included in
  16  * all copies or substantial portions of the Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  24  * OTHER DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  *    Keith Whitwell <keith@tungstengraphics.com>
  30  */
  31
  32 #ifndef __AMDGPU_DRM_H__
  33 #define __AMDGPU_DRM_H__
  34
  35 #include <drm.h>
  36
  37 #define DRM_AMDGPU_GEM_CREATE           0x00
  38 #define DRM_AMDGPU_GEM_MMAP             0x01
  39 #define DRM_AMDGPU_CTX                  0x02
  40 #define DRM_AMDGPU_BO_LIST              0x03
  41 #define DRM_AMDGPU_CS                   0x04
  42 #define DRM_AMDGPU_INFO                 0x05
  43 #define DRM_AMDGPU_GEM_METADATA         0x06
  44 #define DRM_AMDGPU_GEM_WAIT_IDLE        0x07
  45 #define DRM_AMDGPU_GEM_VA               0x08
  46 #define DRM_AMDGPU_WAIT_CS              0x09
  47 #define DRM_AMDGPU_GEM_OP               0x10
  48 #define DRM_AMDGPU_GEM_USERPTR          0x11
  49
  50 #define DRM_IOCTL_AMDGPU_GEM_CREATE     DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_CREATE, union drm_amdgpu_gem_create)
  51 #define DRM_IOCTL_AMDGPU_GEM_MMAP       DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_MMAP, union drm_amdgpu_gem_mmap)
  52 #define DRM_IOCTL_AMDGPU_CTX            DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_CTX, union drm_amdgpu_ctx)
  53 #define DRM_IOCTL_AMDGPU_BO_LIST        DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_BO_LIST, union drm_amdgpu_bo_list)
  54 #define DRM_IOCTL_AMDGPU_CS             DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_CS, union drm_amdgpu_cs)
  55 #define DRM_IOCTL_AMDGPU_INFO           DRM_IOW(DRM_COMMAND_BASE + DRM_AMDGPU_INFO, struct drm_amdgpu_info)
  56 #define DRM_IOCTL_AMDGPU_GEM_METADATA   DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_METADATA, struct drm_amdgpu_gem_metadata)
  57 #define DRM_IOCTL_AMDGPU_GEM_WAIT_IDLE  DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_WAIT_IDLE, union drm_amdgpu_gem_wait_idle)
  58 #define DRM_IOCTL_AMDGPU_GEM_VA         DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_VA, union drm_amdgpu_gem_va)
  59 #define DRM_IOCTL_AMDGPU_WAIT_CS        DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_WAIT_CS, union drm_amdgpu_wait_cs)
  60 #define DRM_IOCTL_AMDGPU_GEM_OP         DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_OP, struct drm_amdgpu_gem_op)
  61 #define DRM_IOCTL_AMDGPU_GEM_USERPTR    DRM_IOWR(DRM_COMMAND_BASE + DRM_AMDGPU_GEM_USERPTR, struct drm_amdgpu_gem_userptr)
  62
  63 #define AMDGPU_GEM_DOMAIN_CPU           0x1
  64 #define AMDGPU_GEM_DOMAIN_GTT           0x2
  65 #define AMDGPU_GEM_DOMAIN_VRAM          0x4
  66 #define AMDGPU_GEM_DOMAIN_GDS           0x8
  67 #define AMDGPU_GEM_DOMAIN_GWS           0x10
  68 #define AMDGPU_GEM_DOMAIN_OA            0x20
  69
  70 #define AMDGPU_GEM_DOMAIN_MASK          0x3F
  71
  72 /* Flag that CPU access will be required for the case of VRAM domain */
  73 #define AMDGPU_GEM_CREATE_CPU_ACCESS_REQUIRED   (1 << 0)
  74 /* Flag that CPU access will not work, this VRAM domain is invisible */
  75 #define AMDGPU_GEM_CREATE_NO_CPU_ACCESS         (1 << 1)
  76 /* Flag that USWC attributes should be used for GTT */
  77 #define AMDGPU_GEM_CREATE_CPU_GTT_USWC          (1 << 2)
  78
  79 /* Flag mask for GTT domain_flags */
  80 #define AMDGPU_GEM_CREATE_CPU_GTT_MASK \
  81         (AMDGPU_GEM_CREATE_CPU_GTT_USWC | \
  82          AMDGPU_GEM_CREATE_CPU_ACCESS_REQUIRED | \
  83          AMDGPU_GEM_CREATE_NO_CPU_ACCESS)
  84
  85 struct drm_amdgpu_gem_create_in  {
  86         /** the requested memory size */
  87         uint64_t bo_size;
  88         /** physical start_addr alignment in bytes for some HW requirements */
  89         uint64_t alignment;
  90         /** the requested memory domains */
  91         uint64_t domains;
  92         /** allocation flags */
  93         uint64_t domain_flags;
  94 };
  95
  96 struct drm_amdgpu_gem_create_out  {
  97         /** returned GEM object handle */
  98         uint32_t handle;
  99         uint32_t _pad;
 100 };
 101
 102 union drm_amdgpu_gem_create {
 103         struct drm_amdgpu_gem_create_in         in;
 104         struct drm_amdgpu_gem_create_out        out;
 105 };
 106
 107 /** Opcode to create new residency list.  */
 108 #define AMDGPU_BO_LIST_OP_CREATE        0
 109 /** Opcode to destroy previously created residency list */
 110 #define AMDGPU_BO_LIST_OP_DESTROY       1
 111 /** Opcode to update resource information in the list */
 112 #define AMDGPU_BO_LIST_OP_UPDATE        2
 113
 114 struct drm_amdgpu_bo_list_in {
 115         /** Type of operation */
 116         uint32_t operation;
 117         /** Handle of list or 0 if we want to create one */
 118         uint32_t list_handle;
 119         /** Number of BOs in list  */
 120         uint32_t bo_number;
 121         /** Size of each element describing BO */
 122         uint32_t bo_info_size;
 123         /** Pointer to array describing BOs */
 124         uint64_t bo_info_ptr;
 125 };
 126
 127 struct drm_amdgpu_bo_list_entry {
 128         /** Handle of BO */
 129         uint32_t bo_handle;
 130         /** New (if specified) BO priority to be used during migration */
 131         uint32_t bo_priority;
 132 };
 133
 134 struct drm_amdgpu_bo_list_out {
 135         /** Handle of resource list  */
 136         uint32_t list_handle;
 137         uint32_t _pad;
 138 };
 139
 140 union drm_amdgpu_bo_list {
 141         struct drm_amdgpu_bo_list_in in;
 142         struct drm_amdgpu_bo_list_out out;
 143 };
 144
 145 /* context related */
 146 #define AMDGPU_CTX_OP_ALLOC_CTX 1
 147 #define AMDGPU_CTX_OP_FREE_CTX  2
 148 #define AMDGPU_CTX_OP_QUERY_STATE       3
 149
 150 #define AMDGPU_CTX_OP_STATE_RUNNING     1
 151
 152 struct drm_amdgpu_ctx_in {
 153         uint32_t        op;
 154         uint32_t        flags;
 155         uint32_t        ctx_id;
 156         uint32_t        _pad;
 157 };
 158
 159 union drm_amdgpu_ctx_out {
 160                 struct {
 161                         uint32_t        ctx_id;
 162                         uint32_t        _pad;
 163                 } alloc;
 164
 165                 struct {
 166                         uint64_t        flags;
 167                         uint64_t        hangs;
 168                 } state;
 169 };
 170
 171 union drm_amdgpu_ctx {
 172         struct drm_amdgpu_ctx_in in;
 173         union drm_amdgpu_ctx_out out;
 174 };
 175
 176 /*
 177  * This is not a reliable API and you should expect it to fail for any
 178  * number of reasons and have fallback path that do not use userptr to
 179  * perform any operation.
 180  */
 181 #define AMDGPU_GEM_USERPTR_READONLY     (1 << 0)
 182 #define AMDGPU_GEM_USERPTR_ANONONLY     (1 << 1)
 183 #define AMDGPU_GEM_USERPTR_VALIDATE     (1 << 2)
 184 #define AMDGPU_GEM_USERPTR_REGISTER     (1 << 3)
 185
 186 struct drm_amdgpu_gem_userptr {
 187         uint64_t                addr;
 188         uint64_t                size;
 189         uint32_t                flags;
 190         uint32_t                handle;
 191 };
 192
 193 #define AMDGPU_TILING_MACRO                             0x1
 194 #define AMDGPU_TILING_MICRO                             0x2
 195 #define AMDGPU_TILING_SWAP_16BIT                        0x4
 196 #define AMDGPU_TILING_R600_NO_SCANOUT                   AMDGPU_TILING_SWAP_16BIT
 197 #define AMDGPU_TILING_SWAP_32BIT                        0x8
 198 /* this object requires a surface when mapped - i.e. front buffer */
 199 #define AMDGPU_TILING_SURFACE                           0x10
 200 #define AMDGPU_TILING_MICRO_SQUARE                      0x20
 201 #define AMDGPU_TILING_EG_BANKW_SHIFT                    8
 202 #define AMDGPU_TILING_EG_BANKW_MASK                     0xf
 203 #define AMDGPU_TILING_EG_BANKH_SHIFT                    12
 204 #define AMDGPU_TILING_EG_BANKH_MASK                     0xf
 205 #define AMDGPU_TILING_EG_MACRO_TILE_ASPECT_SHIFT        16
 206 #define AMDGPU_TILING_EG_MACRO_TILE_ASPECT_MASK 0xf
 207 #define AMDGPU_TILING_EG_TILE_SPLIT_SHIFT               24
 208 #define AMDGPU_TILING_EG_TILE_SPLIT_MASK                0xf
 209 #define AMDGPU_TILING_EG_STENCIL_TILE_SPLIT_SHIFT       28
 210 #define AMDGPU_TILING_EG_STENCIL_TILE_SPLIT_MASK        0xf
 211
 212 #define AMDGPU_GEM_METADATA_OP_SET_METADATA                  1
 213 #define AMDGPU_GEM_METADATA_OP_GET_METADATA                  2
 214
 215 /** The same structure is shared for input/output */
 216 struct drm_amdgpu_gem_metadata {
 217         uint32_t        handle;         /* GEM Object handle */
 218         uint32_t        op;             /** Do we want get or set metadata */
 219         struct {
 220                 uint64_t        flags;
 221                 uint64_t        tiling_info; /* family specific tiling info */
 222                 uint32_t        data_size_bytes;
 223                 uint32_t        data[64];
 224         } data;
 225 };
 226
 227 struct drm_amdgpu_gem_mmap_in {
 228         uint32_t handle;                /** the GEM object handle */
 229         uint32_t _pad;
 230 };
 231
 232 struct drm_amdgpu_gem_mmap_out {
 233         uint64_t addr_ptr;      /** mmap offset from the vma offset manager */
 234 };
 235
 236 union drm_amdgpu_gem_mmap {
 237         struct drm_amdgpu_gem_mmap_in   in;
 238         struct drm_amdgpu_gem_mmap_out out;
 239 };
 240
 241 struct drm_amdgpu_gem_wait_idle_in {
 242         uint32_t handle;        /* GEM object handle */
 243         uint32_t flags;
 244         uint64_t timeout;       /* Timeout to wait. If 0 then returned immediately with the status */
 245 };
 246
 247 struct drm_amdgpu_gem_wait_idle_out {
 248         uint32_t status;        /*   BO status:  0 - BO is idle, 1 - BO is busy */
 249         uint32_t domain; /*  Returned current memory domain */
 250 };
 251
 252 union drm_amdgpu_gem_wait_idle {
 253         struct drm_amdgpu_gem_wait_idle_in  in;
 254         struct drm_amdgpu_gem_wait_idle_out out;
 255 };
 256
 257 struct drm_amdgpu_wait_cs_in {
 258         uint64_t handle;
 259         uint64_t timeout;
 260         uint32_t ip_type;
 261         uint32_t ip_instance;
 262         uint32_t ring;
 263         uint32_t ctx_id;
 264 };
 265
 266 struct drm_amdgpu_wait_cs_out {
 267         uint64_t status;
 268 };
 269
 270 union drm_amdgpu_wait_cs {
 271         struct drm_amdgpu_wait_cs_in in;
 272         struct drm_amdgpu_wait_cs_out out;
 273 };
 274
 275 /* Sets or returns a value associated with a buffer. */
 276 struct drm_amdgpu_gem_op {
 277         uint32_t        handle; /* buffer */
 278         uint32_t        op;     /* AMDGPU_GEM_OP_* */
 279         uint64_t        value;  /* input or return value */
 280 };
 281
 282 #define AMDGPU_GEM_OP_GET_GEM_CREATE_INFO               0
 283 #define AMDGPU_GEM_OP_SET_INITIAL_DOMAIN        1
 284
 285 #define AMDGPU_VA_OP_MAP                        1
 286 #define AMDGPU_VA_OP_UNMAP                      2
 287
 288 #define AMDGPU_VA_RESULT_OK                     0
 289 #define AMDGPU_VA_RESULT_ERROR                  1
 290 #define AMDGPU_VA_RESULT_VA_INVALID_ALIGNMENT   2
 291
 292 /* Mapping flags */
 293 /* readable mapping */
 294 #define AMDGPU_VM_PAGE_READABLE         (1 << 1)
 295 /* writable mapping */
 296 #define AMDGPU_VM_PAGE_WRITEABLE        (1 << 2)
 297 /* executable mapping, new for VI */
 298 #define AMDGPU_VM_PAGE_EXECUTABLE       (1 << 3)
 299
 300 struct drm_amdgpu_gem_va_in {
 301         /* GEM object handle */
 302         uint32_t handle;
 303         uint32_t _pad;
 304         /* map or unmap*/
 305         uint32_t operation;
 306         /* specify mapping flags */
 307         uint32_t flags;
 308         /* va address to assign . Must be correctly aligned.*/
 309         uint64_t va_address;
 310         /* Specify offset inside of BO to assign. Must be correctly aligned.*/
 311         uint64_t offset_in_bo;
 312         /* Specify mapping size. If 0 and offset is 0 then map the whole BO.*/
 313         /* Must be correctly aligned. */
 314         uint64_t map_size;
 315 };
 316
 317 struct drm_amdgpu_gem_va_out {
 318         uint32_t result;
 319         uint32_t _pad;
 320 };
 321
 322 union drm_amdgpu_gem_va {
 323         struct drm_amdgpu_gem_va_in  in;
 324         struct drm_amdgpu_gem_va_out out;
 325 };
 326
 327 #define AMDGPU_HW_IP_GFX          0
 328 #define AMDGPU_HW_IP_COMPUTE      1
 329 #define AMDGPU_HW_IP_DMA          2
 330 #define AMDGPU_HW_IP_UVD          3
 331 #define AMDGPU_HW_IP_VCE          4
 332 #define AMDGPU_HW_IP_NUM          5
 333
 334 #define AMDGPU_HW_IP_INSTANCE_MAX_COUNT 1
 335
 336 #define AMDGPU_CHUNK_ID_IB              0x01
 337 #define AMDGPU_CHUNK_ID_FENCE           0x02
 338 struct drm_amdgpu_cs_chunk {
 339         uint32_t                chunk_id;
 340         uint32_t                length_dw;
 341         uint64_t                chunk_data;
 342 };
 343
 344 struct drm_amdgpu_cs_in {
 345         /** Rendering context id */
 346         uint32_t                ctx_id;
 347         /**  Handle of resource list associated with CS */
 348         uint32_t                bo_list_handle;
 349         uint32_t                num_chunks;
 350         uint32_t                _pad;
 351         /* this points to uint64_t * which point to cs chunks */
 352         uint64_t                chunks;
 353 };
 354
 355 struct drm_amdgpu_cs_out {
 356         uint64_t handle;
 357 };
 358
 359 union drm_amdgpu_cs {
 360        struct drm_amdgpu_cs_in in;
 361        struct drm_amdgpu_cs_out out;
 362 };
 363
 364 /* Specify flags to be used for IB */
 365
 366 /* This IB should be submitted to CE */
 367 #define AMDGPU_IB_FLAG_CE       (1<<0)
 368
 369 /* GDS is used by this IB */
 370 #define AMDGPU_IB_FLAG_GDS      (1<<1)
 371
 372 /* CE Preamble */
 373 #define AMDGPU_IB_FLAG_PREAMBLE (1<<2)
 374
 375 struct drm_amdgpu_cs_chunk_ib {
 376         /**
 377          * Handle of GEM object to be used as IB or 0 if it is already in
 378          * residency list.
 379          */
 380         uint32_t handle;
 381         uint32_t flags;         /* IB Flags */
 382         uint64_t va_start;      /* Virtual address to begin IB execution */
 383         uint32_t ib_bytes;      /* Size of submission */
 384         uint32_t ip_type;       /* HW IP to submit to */
 385         uint32_t ip_instance;   /* HW IP index of the same type to submit to  */
 386         uint32_t ring;          /* Ring index to submit to */
 387 };
 388
 389 struct drm_amdgpu_cs_chunk_fence {
 390         uint32_t handle;
 391         uint32_t offset;
 392 };
 393
 394 struct drm_amdgpu_cs_chunk_data {
 395         union {
 396                 struct drm_amdgpu_cs_chunk_ib           ib_data;
 397                 struct drm_amdgpu_cs_chunk_fence        fence_data;
 398         };
 399 };
 400
 401 /**
 402  *  Query h/w info: Flag that this is integrated (a.h.a. fusion) GPU
 403  *
 404  */
 405 #define AMDGPU_IDS_FLAGS_FUSION         0x1
 406
 407 /* indicate if acceleration can be working */
 408 #define AMDGPU_INFO_ACCEL_WORKING               0x00
 409 /* get the crtc_id from the mode object id? */
 410 #define AMDGPU_INFO_CRTC_FROM_ID                0x01
 411 /* query hw IP info */
 412 #define AMDGPU_INFO_HW_IP_INFO                  0x02
 413 /* query hw IP instance count for the specified type */
 414 #define AMDGPU_INFO_HW_IP_COUNT                 0x03
 415 /* timestamp for GL_ARB_timer_query */
 416 #define AMDGPU_INFO_TIMESTAMP                   0x05
 417 /* Query the firmware version */
 418 #define AMDGPU_INFO_FW_VERSION                  0x0e
 419         /* Subquery id: Query VCE firmware version */
 420         #define AMDGPU_INFO_FW_VCE              0x1
 421         /* Subquery id: Query UVD firmware version */
 422         #define AMDGPU_INFO_FW_UVD              0x2
 423         /* Subquery id: Query GMC firmware version */
 424         #define AMDGPU_INFO_FW_GMC              0x03
 425         /* Subquery id: Query GFX ME firmware version */
 426         #define AMDGPU_INFO_FW_GFX_ME           0x04
 427         /* Subquery id: Query GFX PFP firmware version */
 428         #define AMDGPU_INFO_FW_GFX_PFP          0x05
 429         /* Subquery id: Query GFX CE firmware version */
 430         #define AMDGPU_INFO_FW_GFX_CE           0x06
 431         /* Subquery id: Query GFX RLC firmware version */
 432         #define AMDGPU_INFO_FW_GFX_RLC          0x07
 433         /* Subquery id: Query GFX MEC firmware version */
 434         #define AMDGPU_INFO_FW_GFX_MEC          0x08
 435         /* Subquery id: Query SMC firmware version */
 436         #define AMDGPU_INFO_FW_SMC              0x0a
 437         /* Subquery id: Query SDMA firmware version */
 438         #define AMDGPU_INFO_FW_SDMA             0x0b
 439 /* number of bytes moved for TTM migration */
 440 #define AMDGPU_INFO_NUM_BYTES_MOVED             0x0f
 441 /* the used VRAM size */
 442 #define AMDGPU_INFO_VRAM_USAGE                  0x10
 443 /* the used GTT size */
 444 #define AMDGPU_INFO_GTT_USAGE                   0x11
 445 /* Information about GDS, etc. resource configuration */
 446 #define AMDGPU_INFO_GDS_CONFIG                  0x13
 447 /* Query information about VRAM and GTT domains */
 448 #define AMDGPU_INFO_VRAM_GTT                    0x14
 449 /* Query information about register in MMR address space*/
 450 #define AMDGPU_INFO_READ_MMR_REG                0x15
 451 /* Query information about device: rev id, family, etc. */
 452 #define AMDGPU_INFO_DEV_INFO                    0x16
 453 /* visible vram usage */
 454 #define AMDGPU_INFO_VIS_VRAM_USAGE              0x17
 455
 456 #define AMDGPU_INFO_MMR_SE_INDEX_SHIFT  0
 457 #define AMDGPU_INFO_MMR_SE_INDEX_MASK   0xff
 458 #define AMDGPU_INFO_MMR_SH_INDEX_SHIFT  8
 459 #define AMDGPU_INFO_MMR_SH_INDEX_MASK   0xff
 460
 461 /* Input structure for the INFO ioctl */
 462 struct drm_amdgpu_info {
 463         /* Where the return value will be stored */
 464         uint64_t return_pointer;
 465         /* The size of the return value. Just like "size" in "snprintf",
 466          * it limits how many bytes the kernel can write. */
 467         uint32_t return_size;
 468         /* The query request id. */
 469         uint32_t query;
 470
 471         union {
 472                 struct {
 473                         uint32_t id;
 474                         uint32_t _pad;
 475                 } mode_crtc;
 476
 477                 struct {
 478                         /** AMDGPU_HW_IP_* */
 479                         uint32_t type;
 480                         /**
 481                          * Index of the IP if there are more IPs of the same type.
 482                          * Ignored by AMDGPU_INFO_HW_IP_COUNT.
 483                          */
 484                         uint32_t ip_instance;
 485                 } query_hw_ip;
 486
 487                 struct {
 488                         uint32_t dword_offset;
 489                         uint32_t count; /* number of registers to read */
 490                         uint32_t instance;
 491                         uint32_t flags;
 492                 } read_mmr_reg;
 493
 494                 struct {
 495                         /** AMDGPU_INFO_FW_* */
 496                         uint32_t fw_type;
 497                         /** Index of the IP if there are more IPs of the same type. */
 498                         uint32_t ip_instance;
 499                         /**
 500                          * Index of the engine. Whether this is used depends
 501                          * on the firmware type. (e.g. MEC, SDMA)
 502                          */
 503                         uint32_t index;
 504                         uint32_t _pad;
 505                 } query_fw;
 506         };
 507 };
 508
 509 struct drm_amdgpu_info_gds {
 510         /** GDS GFX partition size */
 511         uint32_t gds_gfx_partition_size;
 512         /** GDS compute partition size */
 513         uint32_t compute_partition_size;
 514         /** total GDS memory size */
 515         uint32_t gds_total_size;
 516         /** GWS size per GFX partition */
 517         uint32_t gws_per_gfx_partition;
 518         /** GSW size per compute partition */
 519         uint32_t gws_per_compute_partition;
 520         /** OA size per GFX partition */
 521         uint32_t oa_per_gfx_partition;
 522         /** OA size per compute partition */
 523         uint32_t oa_per_compute_partition;
 524         uint32_t _pad;
 525 };
 526
 527 struct drm_amdgpu_info_vram_gtt {
 528         uint64_t vram_size;
 529         uint64_t vram_cpu_accessible_size;
 530         uint64_t gtt_size;
 531 };
 532
 533 struct drm_amdgpu_info_firmware {
 534         uint32_t ver;
 535         uint32_t feature;
 536 };
 537
 538 struct drm_amdgpu_info_device {
 539         /** PCI Device ID */
 540         uint32_t device_id;
 541         /** Internal chip revision: A0, A1, etc.) */
 542         uint32_t chip_rev;
 543         uint32_t external_rev;
 544         /** Revision id in PCI Config space */
 545         uint32_t pci_rev;
 546         uint32_t family;
 547         uint32_t num_shader_engines;
 548         uint32_t num_shader_arrays_per_engine;
 549         uint32_t gpu_counter_freq; /* in KHz */
 550         uint64_t max_engine_clock; /* in KHz */
 551         /* cu information */
 552         uint32_t cu_active_number;
 553         uint32_t cu_ao_mask;
 554         uint32_t cu_bitmap[4][4];
 555         /** Render backend pipe mask. One render backend is CB+DB. */
 556         uint32_t enabled_rb_pipes_mask;
 557         uint32_t num_rb_pipes;
 558         uint32_t num_hw_gfx_contexts;
 559         uint32_t _pad;
 560         uint64_t ids_flags;
 561         /** Starting virtual address for UMDs. */
 562         uint64_t virtual_address_offset;
 563         /** The maximum virtual address */
 564         uint64_t virtual_address_max;
 565         /** Required alignment of virtual addresses. */
 566         uint32_t virtual_address_alignment;
 567         /** Page table entry - fragment size */
 568         uint32_t pte_fragment_size;
 569         uint32_t gart_page_size;
 570 };
 571
 572 struct drm_amdgpu_info_hw_ip {
 573         /** Version of h/w IP */
 574         uint32_t  hw_ip_version_major;
 575         uint32_t  hw_ip_version_minor;
 576         /** Capabilities */
 577         uint64_t  capabilities_flags;
 578         /** Bitmask of available rings. Bit 0 means ring 0, etc. */
 579         uint32_t  available_rings;
 580         uint32_t  _pad;
 581 };
 582
 583 /*
 584  * Supported GPU families
 585  */
 586 #define AMDGPU_FAMILY_UNKNOWN                   0
 587 #define AMDGPU_FAMILY_CI                        120 /* Bonaire, Hawaii */
 588 #define AMDGPU_FAMILY_KV                        125 /* Kaveri, Kabini, Mullins */
 589 #define AMDGPU_FAMILY_VI                        130 /* Iceland, Tonga */
 590 #define AMDGPU_FAMILY_CZ                        135 /* Carrizo */
 591
 592 #endif