include/configs/yucca.h

   1 /*
   2  * (C) Copyright 2004 Paul Reynolds <PaulReynolds@lhsolutions.com>
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /************************************************************************
  24  * 1 january 2005       Alain Saurel <asaurel@amcc.com>
  25  * Adapted to current Das U-Boot source
  26  ***********************************************************************/
  27 /************************************************************************
  28  * yucca.h - configuration for AMCC 440SPe Ref (yucca)
  29  ***********************************************************************/
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 #define DEBUG
  35 #undef DEBUG
  36
  37 #define  CONFIG_IDENT_STRING "\nU_440SPe_V1R01 level06"
  38 /*-----------------------------------------------------------------------
  39  * High Level Configuration Options
  40  *----------------------------------------------------------------------*/
  41 #define CONFIG_4xx                      1       /* ... PPC4xx family    */
  42 #define CONFIG_440                      1       /* ... PPC440 family    */
  43 #define CONFIG_440SPE                   1       /* Specifc SPe support  */
  44 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init  */
  45 #undef  CFG_DRAM_TEST                           /* Disable-takes long time */
  46 #define CONFIG_SYS_CLK_FREQ     33333333        /* external freq to pll */
  47 #define EXTCLK_33_33            33333333
  48 #define EXTCLK_66_66            66666666
  49 #define EXTCLK_50               50000000
  50 #define EXTCLK_83               83333333
  51
  52 #define CONFIG_IBM_EMAC4_V4             1
  53 #define CONFIG_MISC_INIT_F              1       /* Use misc_init_f()    */
  54 #undef  CONFIG_SHOW_BOOT_PROGRESS
  55 #undef  CONFIG_STRESS
  56 #undef  ENABLE_ECC
  57 /*-----------------------------------------------------------------------
  58  * Base addresses -- Note these are effective addresses where the
  59  * actual resources get mapped (not physical addresses)
  60  *----------------------------------------------------------------------*/
  61 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0          */
  62 #define CFG_FLASH_BASE          0xfff00000      /* start of FLASH       */
  63 #define CFG_MONITOR_BASE        0xfffb0000      /* start of monitor     */
  64 #define CFG_PERIPHERAL_BASE     0xa0000000      /* internal peripherals */
  65 #define CFG_ISRAM_BASE          0x90000000      /* internal SRAM        */
  66
  67 #define CFG_PCI_MEMBASE         0x80000000      /* mapped pci memory    */
  68 #define CFG_PCI_MEMBASE1        0x90000000      /* mapped pci memory    */
  69 #define CFG_PCI_MEMBASE2        0xa0000000      /* mapped pci memory    */
  70 #define CFG_PCI_MEMBASE3        0xb0000000      /* mapped pci memory    */
  71
  72 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
  73 #define CFG_PCI_TARGBASE        0x80000000      /*PCIaddr mapped to CFG_PCI_MEMBASE*/
  74
  75 /* #define CFG_PCI_BASE_IO      0xB8000000 */   /* internal PCI I-O     */
  76 /* #define CFG_PCI_BASE_REGS    0xBEC00000 */   /* internal PCI regs    */
  77 /* #define CFG_PCI_BASE_CYCLE   0xBED00000 */   /* internal PCI regs    */
  78
  79 #define CFG_FPGA_BASE           0xe2000000      /* epld                 */
  80 #define CFG_OPER_FLASH          0xe7000000      /* SRAM - OPER Flash    */
  81
  82 /* #define CFG_NVRAM_BASE_ADDR 0x08000000 */
  83 /*-----------------------------------------------------------------------
  84  * Initial RAM & stack pointer (placed in internal SRAM)
  85  *----------------------------------------------------------------------*/
  86 #define CFG_TEMP_STACK_OCM      1
  87 #define CFG_OCM_DATA_ADDR       CFG_ISRAM_BASE
  88 #define CFG_INIT_RAM_ADDR       CFG_ISRAM_BASE  /* Initial RAM address  */
  89 #define CFG_INIT_RAM_END        0x2000          /* End of used area in RAM */
  90 #define CFG_GBL_DATA_SIZE       128             /* num bytes initial data */
  91
  92 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  93 #define CFG_POST_WORD_ADDR      (CFG_GBL_DATA_OFFSET - 0x4)
  94 #define CFG_INIT_SP_OFFSET      CFG_POST_WORD_ADDR
  95
  96 #define CFG_MONITOR_LEN         (320 * 1024)    /* Reserve 320 kB for Mon */
  97 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc */
  98
  99 /*-----------------------------------------------------------------------
 100  * Serial Port
 101  *----------------------------------------------------------------------*/
 102 #define CONFIG_SERIAL_MULTI     1
 103 #undef CONFIG_UART1_CONSOLE
 104
 105 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 106 #undef CFG_EXT_SERIAL_CLOCK
 107 /* #define CFG_EXT_SERIAL_CLOCK (1843200 * 6) */ /* Ext clk @ 11.059 MHz */
 108
 109 #define CONFIG_BAUDRATE         115200
 110
 111 #define CFG_BAUDRATE_TABLE  \
 112         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 113
 114 /*-----------------------------------------------------------------------
 115  * DDR SDRAM
 116  *----------------------------------------------------------------------*/
 117 #undef CONFIG_SPD_EEPROM                /* Use SPD EEPROM for setup     */
 118 #define SPD_EEPROM_ADDRESS {0x53, 0x52} /* SPD i2c spd addresses        */
 119 #define IIC0_DIMM0_ADDR         0x53
 120 #define IIC0_DIMM1_ADDR         0x52
 121
 122 /*-----------------------------------------------------------------------
 123  * I2C
 124  *----------------------------------------------------------------------*/
 125 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 126 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 127 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 128 #define CFG_I2C_SLAVE           0x7F
 129
 130 #define IIC0_BOOTPROM_ADDR      0x50
 131 #define IIC0_ALT_BOOTPROM_ADDR  0x54
 132
 133 /* Don't probe these addrs */
 134 #define CFG_I2C_NOPROBES        {0x50, 0x52, 0x53, 0x54}
 135
 136 /* #if (CONFIG_COMMANDS & CFG_CMD_EEPROM) */
 137 /* #define CFG_I2C_EEPROM_ADDR  0x50 */ /* I2C boot EEPROM              */
 138 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
 139 /* #endif */
 140
 141 /*-----------------------------------------------------------------------
 142  * Environment
 143  *----------------------------------------------------------------------*/
 144 /* #define CFG_NVRAM_SIZE       (0x2000 - 8) */ /* NVRAM size(8k)- RTC regs */
 145
 146 #undef  CFG_ENV_IS_IN_NVRAM             /* ... not in NVRAM             */
 147 #define CFG_ENV_IS_IN_FLASH     1       /* Environment uses flash       */
 148 #undef  CFG_ENV_IS_IN_EEPROM            /* ... not in EEPROM            */
 149 #define CONFIG_ENV_OVERWRITE    1
 150
 151 #define CONFIG_BOOTARGS         "console=ttyS0,115200n8 root=/dev/nfs rw"
 152 #define CONFIG_BOOTCOMMAND      "bootm E7C00000"        /* autoboot command */
 153 #define CONFIG_BOOTDELAY        -1      /* -1 to disable autoboot */
 154
 155 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 156 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 157
 158 #define CONFIG_MII              1       /* MII PHY management           */
 159 #undef CONFIG_NET_MULTI
 160 #define CONFIG_PHY_ADDR         1       /* PHY address, See schematics  */
 161 #define CONFIG_HAS_ETH0
 162 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 163 #define CONFIG_PHY_RESET_DELAY  1000
 164 #define CONFIG_CIS8201_PHY      1       /* Enable 'special' RGMII mode for Cicada phy */
 165 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 166 #define CONFIG_NETMASK          255.255.0.0
 167 #define CONFIG_IPADDR           192.168.80.10
 168 #define CONFIG_ETHADDR          00:04:AC:01:CA:FE
 169 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 170 #define CONFIG_SERVERIP         192.168.1.1
 171
 172 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 173         "loads_echo=1\0"                                                \
 174         "netdev=eth0\0"                                                 \
 175         "hostname=yucca\0"                                              \
 176         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 177                 "nfsroot=${serverip}:${rootpath}\0"                     \
 178         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 179         "addip=setenv bootargs ${bootargs} "                            \
 180                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 181                 ":${hostname}:${netdev}:off panic=1\0"                  \
 182         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 183         "flash_nfs=run nfsargs addip addtty;"                           \
 184                 "bootm ${kernel_addr}\0"                                \
 185         "flash_self=run ramargs addip addtty;"                          \
 186                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 187         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 188                 "bootm\0"                                               \
 189         "rootpath=/opt/eldk-4.0/ppc_4xx\0"                              \
 190         "bootfile=yucca/uImage\0"                                       \
 191         "kernel_addr=E7F10000\0"                                        \
 192         "ramdisk_addr=E7F20000\0"                                       \
 193         "load=tftp 100000 yuca/u-boot.bin\0"                            \
 194         "update=protect off 2:4-7;era 2:4-7;"                           \
 195                 "cp.b ${fileaddr} fffc0000 ${filesize};"                \
 196                 "setenv filesize;saveenv\0"                             \
 197         "upd=run load;run update\0"                                     \
 198         ""
 199
 200 #define CONFIG_COMMANDS (CONFIG_CMD_DFL         | \
 201                                 CFG_CMD_PCI     | \
 202                                 CFG_CMD_IRQ     | \
 203                                 CFG_CMD_I2C     | \
 204                                 CFG_CMD_DHCP    | \
 205                                 CFG_CMD_PING    | \
 206                                 CFG_CMD_DIAG    | \
 207                                 CFG_CMD_NET     | \
 208                                 CFG_CMD_MII     | \
 209                                 CFG_CMD_EEPROM  | \
 210                                 CFG_CMD_ELF     )
 211
 212 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 213 #include <cmd_confdefs.h>
 214
 215 #undef CONFIG_WATCHDOG                  /* watchdog disabled            */
 216
 217 /*
 218  * Miscellaneous configurable options
 219  */
 220 #define CFG_LONGHELP                            /* undef to save memory         */
 221 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
 222
 223 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 224 #define CFG_CBSIZE              1024            /* Console I/O Buffer Size      */
 225 #else
 226 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
 227 #endif
 228 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 229 #define CFG_MAXARGS             16              /* max number of command args   */
 230 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
 231
 232 #define CFG_MEMTEST_START       0x0400000       /* memtest works on             */
 233 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM          */
 234
 235 #define CFG_LOAD_ADDR           0x100000        /* default load address         */
 236 #define CFG_EXTBDINFO           1               /* To use extended board_into (bd_t) */
 237
 238 #define CFG_HZ                  1               /* decrementer freq: 1 ms ticks */
 239
 240 /*-----------------------------------------------------------------------
 241  * FLASH related
 242  *----------------------------------------------------------------------*/
 243 #define CFG_MAX_FLASH_BANKS     3       /* number of banks              */
 244 #define CFG_MAX_FLASH_SECT      256     /* sectors per device           */
 245
 246 #undef  CFG_FLASH_CHECKSUM
 247 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms) */
 248 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms) */
 249
 250 #define CFG_FLASH_ADDR0         0x5555
 251 #define CFG_FLASH_ADDR1         0x2aaa
 252 #define CFG_FLASH_WORD_SIZE     unsigned char
 253
 254 #define CFG_FLASH_2ND_16BIT_DEV 1       /* evb440SPe has 8 and 16bit device */
 255 #define CFG_FLASH_2ND_ADDR      0xe7c00000 /* evb440SPe has 8 and 16bit device*/
 256
 257 #ifdef CFG_ENV_IS_IN_FLASH
 258 #define CFG_ENV_SECT_SIZE       0x10000 /* size of one complete sector  */
 259 #define CFG_ENV_ADDR            0xfffa0000
 260 /* #define CFG_ENV_ADDR         (CFG_MONITOR_BASE-CFG_ENV_SECT_SIZE) */
 261 #define CFG_ENV_SIZE            0x10000 /* Size of Environment vars     */
 262 #endif /* CFG_ENV_IS_IN_FLASH */
 263 /*-----------------------------------------------------------------------
 264  * PCI stuff
 265  *-----------------------------------------------------------------------
 266  */
 267 /* General PCI */
 268 #define CONFIG_PCI                      /* include pci support          */
 269 #define CONFIG_PCI_PNP          1       /* do pci plug-and-play         */
 270 #define CONFIG_PCI_SCAN_SHOW    i       /* show pci devices on startup  */
 271 #undef CONFIG_PCI_CONFIG_HOST_BRIDGE
 272
 273 /* Board-specific PCI */
 274 #define CFG_PCI_PRE_INIT        1       /* enable board pci_pre_init()  */
 275 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
 276 #undef  CFG_PCI_MASTER_INIT
 277
 278 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
 279 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
 280 /* #define CFG_PCI_SUBSYS_ID    CFG_PCI_SUBSYS_DEVICEID */
 281
 282 /*
 283  *  NETWORK Support (PCI):
 284  */
 285 /* Support for Intel 82557/82559/82559ER chips. */
 286 #define CONFIG_EEPRO100
 287 /*
 288  * For booting Linux, the board info and command line data
 289  * have to be in the first 8 MB of memory, since this is
 290  * the maximum mapped by the Linux kernel during initialization.
 291  */
 292 #define CFG_BOOTMAPSZ           (8 << 20)       /*Initial Memory map for Linux*/
 293 /*-----------------------------------------------------------------------
 294  * Cache Configuration
 295  */
 296 #define CFG_DCACHE_SIZE         8192    /* For AMCC 405 CPUs            */
 297 #define CFG_CACHELINE_SIZE      32      /* ...                          */
 298 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 299 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value */
 300 #endif
 301
 302 /*
 303  * Internal Definitions
 304  *
 305  * Boot Flags
 306  */
 307 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 308 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 309
 310 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 311 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 312 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 313 #endif
 314
 315 /* FB Divisor selection */
 316 #define FPGA_FB_DIV_6           6
 317 #define FPGA_FB_DIV_10          10
 318 #define FPGA_FB_DIV_12          12
 319 #define FPGA_FB_DIV_20          20
 320
 321 /* VCO Divisor selection */
 322 #define FPGA_VCO_DIV_4          4
 323 #define FPGA_VCO_DIV_6          6
 324 #define FPGA_VCO_DIV_8          8
 325 #define FPGA_VCO_DIV_10         10
 326
 327 /*----------------------------------------------------------------------------+
 328 | FPGA registers and bit definitions
 329 +----------------------------------------------------------------------------*/
 330 /* PowerPC 440SPe Board FPGA is reached with physical address 0x1 E2000000. */
 331 /* TLB initialization makes it correspond to logical address 0xE2000000. */
 332 /* => Done init_chip.s in bootlib */
 333 #define FPGA_REG_BASE_ADDR      0xE2000000
 334 #define FPGA_GPIO_BASE_ADDR     0xE2010000
 335 #define FPGA_INT_BASE_ADDR      0xE2020000
 336
 337 /*----------------------------------------------------------------------------+
 338 | Display
 339 +----------------------------------------------------------------------------*/
 340 #define PPC440SPE_DISPLAY       FPGA_REG_BASE_ADDR
 341
 342 #define PPC440SPE_DISPLAY_D8    (FPGA_REG_BASE_ADDR+0x06)
 343 #define PPC440SPE_DISPLAY_D4    (FPGA_REG_BASE_ADDR+0x04)
 344 #define PPC440SPE_DISPLAY_D2    (FPGA_REG_BASE_ADDR+0x02)
 345 #define PPC440SPE_DISPLAY_D1    (FPGA_REG_BASE_ADDR+0x00)
 346 /*define   WRITE_DISPLAY_DIGIT(n) IOREG8(FPGA_REG_BASE_ADDR + (2*n))*/
 347 /*#define   IOREG8(addr) *((volatile unsigned char *)(addr))*/
 348
 349 /*----------------------------------------------------------------------------+
 350 | ethernet/reset/boot Register 1
 351 +----------------------------------------------------------------------------*/
 352 #define FPGA_REG10      (FPGA_REG_BASE_ADDR+0x10)
 353
 354 #define FPGA_REG10_10MHZ_ENABLE         0x8000
 355 #define FPGA_REG10_100MHZ_ENABLE        0x4000
 356 #define FPGA_REG10_GIGABIT_ENABLE       0x2000
 357 #define FPGA_REG10_FULL_DUPLEX          0x1000  /* force Full Duplex*/
 358 #define FPGA_REG10_RESET_ETH            0x0800
 359 #define FPGA_REG10_AUTO_NEG_DIS         0x0400
 360 #define FPGA_REG10_INTP_ETH             0x0200
 361
 362 #define FPGA_REG10_RESET_HISR           0x0080
 363 #define FPGA_REG10_ENABLE_DISPLAY       0x0040
 364 #define FPGA_REG10_RESET_SDRAM          0x0020
 365 #define FPGA_REG10_OPER_BOOT            0x0010
 366 #define FPGA_REG10_SRAM_BOOT            0x0008
 367 #define FPGA_REG10_SMALL_BOOT           0x0004
 368 #define FPGA_REG10_FORCE_COLA           0x0002
 369 #define FPGA_REG10_COLA_MANUAL          0x0001
 370
 371 #define FPGA_REG10_SDRAM_ENABLE         0x0020
 372
 373 #define FPGA_REG10_ENET_ENCODE2(n) ((((unsigned long)(n))&0x0F)<<4) /*from ocotea ?*/
 374 #define FPGA_REG10_ENET_DECODE2(n) ((((unsigned long)(n))>>4)&0x0F) /*from ocotea ?*/
 375
 376 /*----------------------------------------------------------------------------+
 377 | MUX control
 378 +----------------------------------------------------------------------------*/
 379 #define FPGA_REG12      (FPGA_REG_BASE_ADDR+0x12)
 380
 381 #define FPGA_REG12_EBC_CTL              0x8000
 382 #define FPGA_REG12_UART1_CTS_RTS        0x4000
 383 #define FPGA_REG12_UART0_RX_ENABLE      0x2000
 384 #define FPGA_REG12_UART1_RX_ENABLE      0x1000
 385 #define FPGA_REG12_UART2_RX_ENABLE      0x0800
 386 #define FPGA_REG12_EBC_OUT_ENABLE       0x0400
 387 #define FPGA_REG12_GPIO0_OUT_ENABLE     0x0200
 388 #define FPGA_REG12_GPIO1_OUT_ENABLE     0x0100
 389 #define FPGA_REG12_GPIO_SELECT          0x0010
 390 #define FPGA_REG12_GPIO_CHREG           0x0008
 391 #define FPGA_REG12_GPIO_CLK_CHREG       0x0004
 392 #define FPGA_REG12_GPIO_OETRI           0x0002
 393 #define FPGA_REG12_EBC_ERROR            0x0001
 394
 395 /*----------------------------------------------------------------------------+
 396 | PCI Clock control
 397 +----------------------------------------------------------------------------*/
 398 #define FPGA_REG16      (FPGA_REG_BASE_ADDR+0x16)
 399
 400 #define FPGA_REG16_PCI_CLK_CTL0         0x8000
 401 #define FPGA_REG16_PCI_CLK_CTL1         0x4000
 402 #define FPGA_REG16_PCI_CLK_CTL2         0x2000
 403 #define FPGA_REG16_PCI_CLK_CTL3         0x1000
 404 #define FPGA_REG16_PCI_CLK_CTL4         0x0800
 405 #define FPGA_REG16_PCI_CLK_CTL5         0x0400
 406 #define FPGA_REG16_PCI_CLK_CTL6         0x0200
 407 #define FPGA_REG16_PCI_CLK_CTL7         0x0100
 408 #define FPGA_REG16_PCI_CLK_CTL8         0x0080
 409 #define FPGA_REG16_PCI_CLK_CTL9         0x0040
 410 #define FPGA_REG16_PCI_EXT_ARB0         0x0020
 411 #define FPGA_REG16_PCI_MODE_1           0x0010
 412 #define FPGA_REG16_PCI_TARGET_MODE      0x0008
 413 #define FPGA_REG16_PCI_INTP_MODE        0x0004
 414
 415 /* FB1 Divisor selection */
 416 #define FPGA_REG16_FB2_DIV_MASK         0x1000
 417 #define FPGA_REG16_FB2_DIV_LOW          0x0000
 418 #define FPGA_REG16_FB2_DIV_HIGH         0x1000
 419 /* FB2 Divisor selection */
 420 /* S3 switch on Board */
 421 #define FPGA_REG16_FB1_DIV_MASK         0x2000
 422 #define FPGA_REG16_FB1_DIV_LOW          0x0000
 423 #define FPGA_REG16_FB1_DIV_HIGH         0x2000
 424 /* PCI0 Clock Selection */
 425 /* S3 switch on Board */
 426 #define FPGA_REG16_PCI0_CLK_MASK        0x0c00
 427 #define FPGA_REG16_PCI0_CLK_33_33       0x0000
 428 #define FPGA_REG16_PCI0_CLK_66_66       0x0800
 429 #define FPGA_REG16_PCI0_CLK_100         0x0400
 430 #define FPGA_REG16_PCI0_CLK_133_33      0x0c00
 431 /* VCO Divisor selection */
 432 /* S3 switch on Board */
 433 #define FPGA_REG16_VCO_DIV_MASK         0xc000
 434 #define FPGA_REG16_VCO_DIV_4            0x0000
 435 #define FPGA_REG16_VCO_DIV_8            0x4000
 436 #define FPGA_REG16_VCO_DIV_6            0x8000
 437 #define FPGA_REG16_VCO_DIV_10           0xc000
 438 /* Master Clock Selection */
 439 /* S3, S4 switches on Board */
 440 #define FPGA_REG16_MASTER_CLK_MASK      0x01c0
 441 #define FPGA_REG16_MASTER_CLK_EXT       0x0000
 442 #define FPGA_REG16_MASTER_CLK_66_66     0x0040
 443 #define FPGA_REG16_MASTER_CLK_50        0x0080
 444 #define FPGA_REG16_MASTER_CLK_33_33     0x00c0
 445 #define FPGA_REG16_MASTER_CLK_25        0x0100
 446
 447 /*----------------------------------------------------------------------------+
 448 | PCI Miscellaneous
 449 +----------------------------------------------------------------------------*/
 450 #define FPGA_REG18      (FPGA_REG_BASE_ADDR+0x18)
 451
 452 #define FPGA_REG18_PCI_PRSNT1           0x8000
 453 #define FPGA_REG18_PCI_PRSNT2           0x4000
 454 #define FPGA_REG18_PCI_INTA             0x2000
 455 #define FPGA_REG18_PCI_SLOT0_INTP       0x1000
 456 #define FPGA_REG18_PCI_SLOT1_INTP       0x0800
 457 #define FPGA_REG18_PCI_SLOT2_INTP       0x0400
 458 #define FPGA_REG18_PCI_SLOT3_INTP       0x0200
 459 #define FPGA_REG18_PCI_PCI0_VC          0x0100
 460 #define FPGA_REG18_PCI_PCI0_VTH1        0x0080
 461 #define FPGA_REG18_PCI_PCI0_VTH2        0x0040
 462 #define FPGA_REG18_PCI_PCI0_VTH3        0x0020
 463
 464 /*----------------------------------------------------------------------------+
 465 | PCIe Miscellaneous
 466 +----------------------------------------------------------------------------*/
 467 #define FPGA_REG1A      (FPGA_REG_BASE_ADDR+0x1A)
 468
 469 #define FPGA_REG1A_PE0_GLED             0x8000
 470 #define FPGA_REG1A_PE1_GLED             0x4000
 471 #define FPGA_REG1A_PE2_GLED             0x2000
 472 #define FPGA_REG1A_PE0_YLED             0x1000
 473 #define FPGA_REG1A_PE1_YLED             0x0800
 474 #define FPGA_REG1A_PE2_YLED             0x0400
 475 #define FPGA_REG1A_PE0_PWRON            0x0200
 476 #define FPGA_REG1A_PE1_PWRON            0x0100
 477 #define FPGA_REG1A_PE2_PWRON            0x0080
 478 #define FPGA_REG1A_PE0_REFCLK_ENABLE    0x0040
 479 #define FPGA_REG1A_PE1_REFCLK_ENABLE    0x0020
 480 #define FPGA_REG1A_PE2_REFCLK_ENABLE    0x0010
 481 #define FPGA_REG1A_PE_SPREAD0           0x0008
 482 #define FPGA_REG1A_PE_SPREAD1           0x0004
 483 #define FPGA_REG1A_PE_SELSOURCE_0       0x0002
 484 #define FPGA_REG1A_PE_SELSOURCE_1       0x0001
 485
 486 /*----------------------------------------------------------------------------+
 487 | PCIe Miscellaneous
 488 +----------------------------------------------------------------------------*/
 489 #define FPGA_REG1C      (FPGA_REG_BASE_ADDR+0x1C)
 490
 491 #define FPGA_REG1C_PE0_ROOTPOINT        0x8000
 492 #define FPGA_REG1C_PE1_ENDPOINT         0x4000
 493 #define FPGA_REG1C_PE2_ENDPOINT         0x2000
 494 #define FPGA_REG1C_PE0_PRSNT            0x1000
 495 #define FPGA_REG1C_PE1_PRSNT            0x0800
 496 #define FPGA_REG1C_PE2_PRSNT            0x0400
 497 #define FPGA_REG1C_PE0_WAKE             0x0080
 498 #define FPGA_REG1C_PE1_WAKE             0x0040
 499 #define FPGA_REG1C_PE2_WAKE             0x0020
 500 #define FPGA_REG1C_PE0_PERST            0x0010
 501 #define FPGA_REG1C_PE1_PERST            0x0080
 502 #define FPGA_REG1C_PE2_PERST            0x0040
 503
 504 /*----------------------------------------------------------------------------+
 505 | Defines
 506 +----------------------------------------------------------------------------*/
 507 #define PERIOD_133_33MHZ        7500    /* 7,5ns */
 508 #define PERIOD_100_00MHZ        10000   /* 10ns */
 509 #define PERIOD_83_33MHZ         12000   /* 12ns */
 510 #define PERIOD_75_00MHZ         13333   /* 13,333ns */
 511 #define PERIOD_66_66MHZ         15000   /* 15ns */
 512 #define PERIOD_50_00MHZ         20000   /* 20ns */
 513 #define PERIOD_33_33MHZ         30000   /* 30ns */
 514 #define PERIOD_25_00MHZ         40000   /* 40ns */
 515
 516 /*---------------------------------------------------------------------------*/
 517
 518 #endif  /* __CONFIG_H */