include/configs/yucca.h

   1 /*
   2  * (C) Copyright 2004 Paul Reynolds <PaulReynolds@lhsolutions.com>
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /************************************************************************
  24  * 1 january 2005       Alain Saurel <asaurel@amcc.com>
  25  * Adapted to current Das U-Boot source
  26  ***********************************************************************/
  27 /************************************************************************
  28  * yucca.h - configuration for AMCC 440SPe Ref (yucca)
  29  ***********************************************************************/
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 #define DEBUG
  35 #undef DEBUG
  36
  37 /*-----------------------------------------------------------------------
  38  * High Level Configuration Options
  39  *----------------------------------------------------------------------*/
  40 #define CONFIG_4xx                      1       /* ... PPC4xx family    */
  41 #define CONFIG_440                      1       /* ... PPC440 family    */
  42 #define CONFIG_440SPE                   1       /* Specifc SPe support  */
  43 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init  */
  44 #undef  CFG_DRAM_TEST                           /* Disable-takes long time */
  45 #define CONFIG_SYS_CLK_FREQ     33333333        /* external freq to pll */
  46 #define EXTCLK_33_33            33333333
  47 #define EXTCLK_66_66            66666666
  48 #define EXTCLK_50               50000000
  49 #define EXTCLK_83               83333333
  50
  51 #define CONFIG_IBM_EMAC4_V4             1
  52 #define CONFIG_MISC_INIT_F              1       /* Use misc_init_f()    */
  53 #undef  CONFIG_SHOW_BOOT_PROGRESS
  54 #undef  CONFIG_STRESS
  55 #undef  ENABLE_ECC
  56 /*-----------------------------------------------------------------------
  57  * Base addresses -- Note these are effective addresses where the
  58  * actual resources get mapped (not physical addresses)
  59  *----------------------------------------------------------------------*/
  60 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0          */
  61 #define CFG_FLASH_BASE          0xfff00000      /* start of FLASH       */
  62 #define CFG_MONITOR_BASE        0xfffb0000      /* start of monitor     */
  63 #define CFG_PERIPHERAL_BASE     0xa0000000      /* internal peripherals */
  64 #define CFG_ISRAM_BASE          0x90000000      /* internal SRAM        */
  65
  66 #define CFG_PCI_MEMBASE         0x80000000      /* mapped PCI memory    */
  67 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
  68 #define CFG_PCI_TARGBASE        CFG_PCI_MEMBASE
  69
  70 #define CFG_PCIE_MEMBASE        0xB0000000      /* mapped PCIe memory   */
  71 #define CFG_PCIE_MEMSIZE        0x01000000
  72
  73 #define CFG_PCIE0_CFGBASE       0xc0000000
  74 #define CFG_PCIE0_XCFGBASE      0xc0000400
  75 #define CFG_PCIE1_CFGBASE       0xc0001000
  76 #define CFG_PCIE1_XCFGBASE      0xc0001400
  77 #define CFG_PCIE2_CFGBASE       0xc0002000
  78 #define CFG_PCIE2_XCFGBASE      0xc0002400
  79
  80 #define CFG_PCIE0_REGBASE       0xc0003000
  81 #define CFG_PCIE1_REGBASE       0xc0003400
  82 #define CFG_PCIE2_REGBASE       0xc0004000
  83 #define CFG_PCIE3_REGBASE       0xc0004400
  84 #define CFG_PCIE4_REGBASE       0xc0005000
  85 #define CFG_PCIE5_REGBASE       0xc0005400
  86
  87 /* System RAM mapped to PCI space */
  88 #define CONFIG_PCI_SYS_MEM_BUS  CFG_SDRAM_BASE
  89 #define CONFIG_PCI_SYS_MEM_PHYS CFG_SDRAM_BASE
  90 #define CONFIG_PCI_SYS_MEM_SIZE (1024 * 1024 * 1024)
  91
  92 #define CFG_FPGA_BASE           0xe2000000      /* epld                 */
  93 #define CFG_OPER_FLASH          0xe7000000      /* SRAM - OPER Flash    */
  94
  95 /* #define CFG_NVRAM_BASE_ADDR 0x08000000 */
  96 /*-----------------------------------------------------------------------
  97  * Initial RAM & stack pointer (placed in internal SRAM)
  98  *----------------------------------------------------------------------*/
  99 #define CFG_TEMP_STACK_OCM      1
 100 #define CFG_OCM_DATA_ADDR       CFG_ISRAM_BASE
 101 #define CFG_INIT_RAM_ADDR       CFG_ISRAM_BASE  /* Initial RAM address  */
 102 #define CFG_INIT_RAM_END        0x2000          /* End of used area in RAM */
 103 #define CFG_GBL_DATA_SIZE       128             /* num bytes initial data */
 104
 105 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 106 #define CFG_POST_WORD_ADDR      (CFG_GBL_DATA_OFFSET - 0x4)
 107 #define CFG_INIT_SP_OFFSET      CFG_POST_WORD_ADDR
 108
 109 #define CFG_MONITOR_LEN         (320 * 1024)    /* Reserve 320 kB for Mon */
 110 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc */
 111
 112 /*-----------------------------------------------------------------------
 113  * Serial Port
 114  *----------------------------------------------------------------------*/
 115 #define CONFIG_SERIAL_MULTI     1
 116 #undef CONFIG_UART1_CONSOLE
 117
 118 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 119 #undef CFG_EXT_SERIAL_CLOCK
 120 /* #define CFG_EXT_SERIAL_CLOCK (1843200 * 6) */ /* Ext clk @ 11.059 MHz */
 121
 122 #define CONFIG_BAUDRATE         115200
 123
 124 #define CFG_BAUDRATE_TABLE  \
 125         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 126
 127 /*-----------------------------------------------------------------------
 128  * DDR SDRAM
 129  *----------------------------------------------------------------------*/
 130 #undef CONFIG_SPD_EEPROM                /* Use SPD EEPROM for setup     */
 131 #define SPD_EEPROM_ADDRESS {0x53, 0x52} /* SPD i2c spd addresses        */
 132 #define IIC0_DIMM0_ADDR         0x53
 133 #define IIC0_DIMM1_ADDR         0x52
 134
 135 /*-----------------------------------------------------------------------
 136  * I2C
 137  *----------------------------------------------------------------------*/
 138 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 139 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 140 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 141 #define CFG_I2C_SLAVE           0x7F
 142
 143 #define IIC0_BOOTPROM_ADDR      0x50
 144 #define IIC0_ALT_BOOTPROM_ADDR  0x54
 145
 146 /* Don't probe these addrs */
 147 #define CFG_I2C_NOPROBES        {0x50, 0x52, 0x53, 0x54}
 148
 149 /* #if (CONFIG_COMMANDS & CFG_CMD_EEPROM) */
 150 /* #define CFG_I2C_EEPROM_ADDR  0x50 */ /* I2C boot EEPROM              */
 151 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
 152 /* #endif */
 153
 154 /*-----------------------------------------------------------------------
 155  * Environment
 156  *----------------------------------------------------------------------*/
 157 /* #define CFG_NVRAM_SIZE       (0x2000 - 8) */ /* NVRAM size(8k)- RTC regs */
 158
 159 #undef  CFG_ENV_IS_IN_NVRAM             /* ... not in NVRAM             */
 160 #define CFG_ENV_IS_IN_FLASH     1       /* Environment uses flash       */
 161 #undef  CFG_ENV_IS_IN_EEPROM            /* ... not in EEPROM            */
 162 #define CONFIG_ENV_OVERWRITE    1
 163
 164 #define CONFIG_PREBOOT  "echo;" \
 165         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 166         "echo"
 167
 168 #undef  CONFIG_BOOTARGS
 169
 170 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 171         "netdev=eth0\0"                                                 \
 172         "hostname=yucca\0"                                              \
 173         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 174                 "nfsroot=${serverip}:${rootpath}\0"                     \
 175         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 176         "addip=setenv bootargs ${bootargs} "                            \
 177                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 178                 ":${hostname}:${netdev}:off panic=1\0"                  \
 179         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 180         "flash_nfs=run nfsargs addip addtty;"                           \
 181                 "bootm ${kernel_addr}\0"                                \
 182         "flash_self=run ramargs addip addtty;"                          \
 183                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 184         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 185                 "bootm\0"                                               \
 186         "rootpath=/opt/eldk/ppc_4xx\0"                          \
 187         "bootfile=yucca/uImage\0"                                       \
 188         "kernel_addr=E7F10000\0"                                        \
 189         "ramdisk_addr=E7F20000\0"                                       \
 190         "load=tftp 100000 yuca/u-boot.bin\0"                            \
 191         "update=protect off 2:4-7;era 2:4-7;"                           \
 192                 "cp.b ${fileaddr} FFFB0000 ${filesize};"                \
 193                 "setenv filesize;saveenv\0"                             \
 194         "upd=run load;run update\0"                                     \
 195         ""
 196 #define CONFIG_BOOTCOMMAND      "run flash_self"
 197
 198 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 199
 200 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 201 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 202
 203 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 204                                 CFG_CMD_ASKENV  | \
 205                                 CFG_CMD_EEPROM  | \
 206                                 CFG_CMD_DHCP    | \
 207                                 CFG_CMD_DIAG    | \
 208                                 CFG_CMD_ELF     | \
 209                                 CFG_CMD_I2C     | \
 210                                 CFG_CMD_IRQ     | \
 211                                 CFG_CMD_MII     | \
 212                                 CFG_CMD_NET     | \
 213                                 CFG_CMD_NFS     | \
 214                                 CFG_CMD_PCI     | \
 215                                 CFG_CMD_PING    | \
 216                                 CFG_CMD_REGINFO | \
 217                                 CFG_CMD_SDRAM   )
 218
 219 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 220 #include <cmd_confdefs.h>
 221
 222 #define CONFIG_MII              1       /* MII PHY management           */
 223 #undef CONFIG_NET_MULTI
 224 #define CONFIG_PHY_ADDR         1       /* PHY address, See schematics  */
 225 #define CONFIG_HAS_ETH0
 226 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 227 #define CONFIG_PHY_RESET_DELAY  1000
 228 #define CONFIG_CIS8201_PHY      1       /* Enable 'special' RGMII mode for Cicada phy */
 229 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 230 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 231
 232 #undef CONFIG_WATCHDOG                  /* watchdog disabled            */
 233
 234 /*
 235  * Miscellaneous configurable options
 236  */
 237 #define CFG_LONGHELP                            /* undef to save memory         */
 238 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
 239
 240 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 241 #define CFG_CBSIZE              1024            /* Console I/O Buffer Size      */
 242 #else
 243 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
 244 #endif
 245 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 246 #define CFG_MAXARGS             16              /* max number of command args   */
 247 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
 248
 249 #define CFG_MEMTEST_START       0x0400000       /* memtest works on             */
 250 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM          */
 251
 252 #define CFG_LOAD_ADDR           0x100000        /* default load address         */
 253 #define CFG_EXTBDINFO           1               /* To use extended board_into (bd_t) */
 254
 255 #define CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
 256
 257 /*-----------------------------------------------------------------------
 258  * FLASH related
 259  *----------------------------------------------------------------------*/
 260 #define CFG_MAX_FLASH_BANKS     3       /* number of banks              */
 261 #define CFG_MAX_FLASH_SECT      256     /* sectors per device           */
 262
 263 #undef  CFG_FLASH_CHECKSUM
 264 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms) */
 265 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms) */
 266
 267 #define CFG_FLASH_ADDR0         0x5555
 268 #define CFG_FLASH_ADDR1         0x2aaa
 269 #define CFG_FLASH_WORD_SIZE     unsigned char
 270
 271 #define CFG_FLASH_2ND_16BIT_DEV 1       /* evb440SPe has 8 and 16bit device */
 272 #define CFG_FLASH_2ND_ADDR      0xe7c00000 /* evb440SPe has 8 and 16bit device*/
 273
 274 #ifdef CFG_ENV_IS_IN_FLASH
 275 #define CFG_ENV_SECT_SIZE       0x10000 /* size of one complete sector  */
 276 #define CFG_ENV_ADDR            0xfffa0000
 277 /* #define CFG_ENV_ADDR         (CFG_MONITOR_BASE-CFG_ENV_SECT_SIZE) */
 278 #define CFG_ENV_SIZE            0x10000 /* Size of Environment vars     */
 279 #endif /* CFG_ENV_IS_IN_FLASH */
 280 /*-----------------------------------------------------------------------
 281  * PCI stuff
 282  *-----------------------------------------------------------------------
 283  */
 284 /* General PCI */
 285 #define CONFIG_PCI                      /* include pci support          */
 286 #define CONFIG_PCI_PNP          1       /* do pci plug-and-play         */
 287 #define CONFIG_PCI_SCAN_SHOW    1       /* show pci devices on startup  */
 288 #undef CONFIG_PCI_CONFIG_HOST_BRIDGE
 289
 290 /* Board-specific PCI */
 291 #define CFG_PCI_PRE_INIT        1       /* enable board pci_pre_init()  */
 292 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
 293 #undef  CFG_PCI_MASTER_INIT
 294
 295 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
 296 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
 297 /* #define CFG_PCI_SUBSYS_ID    CFG_PCI_SUBSYS_DEVICEID */
 298
 299 /*
 300  *  NETWORK Support (PCI):
 301  */
 302 /* Support for Intel 82557/82559/82559ER chips. */
 303 #define CONFIG_EEPRO100
 304
 305 /*
 306  * For booting Linux, the board info and command line data
 307  * have to be in the first 8 MB of memory, since this is
 308  * the maximum mapped by the Linux kernel during initialization.
 309  */
 310 #define CFG_BOOTMAPSZ           (8 << 20)       /*Initial Memory map for Linux*/
 311 /*-----------------------------------------------------------------------
 312  * Cache Configuration
 313  */
 314 #define CFG_DCACHE_SIZE         8192    /* For AMCC 405 CPUs            */
 315 #define CFG_CACHELINE_SIZE      32      /* ...                          */
 316 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 317 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value */
 318 #endif
 319
 320 /*
 321  * Internal Definitions
 322  *
 323  * Boot Flags
 324  */
 325 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 326 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 327
 328 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 329 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 330 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 331 #endif
 332
 333 /* FB Divisor selection */
 334 #define FPGA_FB_DIV_6           6
 335 #define FPGA_FB_DIV_10          10
 336 #define FPGA_FB_DIV_12          12
 337 #define FPGA_FB_DIV_20          20
 338
 339 /* VCO Divisor selection */
 340 #define FPGA_VCO_DIV_4          4
 341 #define FPGA_VCO_DIV_6          6
 342 #define FPGA_VCO_DIV_8          8
 343 #define FPGA_VCO_DIV_10         10
 344
 345 /*----------------------------------------------------------------------------+
 346 | FPGA registers and bit definitions
 347 +----------------------------------------------------------------------------*/
 348 /* PowerPC 440SPe Board FPGA is reached with physical address 0x1 E2000000. */
 349 /* TLB initialization makes it correspond to logical address 0xE2000000. */
 350 /* => Done init_chip.s in bootlib */
 351 #define FPGA_REG_BASE_ADDR      0xE2000000
 352 #define FPGA_GPIO_BASE_ADDR     0xE2010000
 353 #define FPGA_INT_BASE_ADDR      0xE2020000
 354
 355 /*----------------------------------------------------------------------------+
 356 | Display
 357 +----------------------------------------------------------------------------*/
 358 #define PPC440SPE_DISPLAY       FPGA_REG_BASE_ADDR
 359
 360 #define PPC440SPE_DISPLAY_D8    (FPGA_REG_BASE_ADDR+0x06)
 361 #define PPC440SPE_DISPLAY_D4    (FPGA_REG_BASE_ADDR+0x04)
 362 #define PPC440SPE_DISPLAY_D2    (FPGA_REG_BASE_ADDR+0x02)
 363 #define PPC440SPE_DISPLAY_D1    (FPGA_REG_BASE_ADDR+0x00)
 364 /*define   WRITE_DISPLAY_DIGIT(n) IOREG8(FPGA_REG_BASE_ADDR + (2*n))*/
 365 /*#define   IOREG8(addr) *((volatile unsigned char *)(addr))*/
 366
 367 /*----------------------------------------------------------------------------+
 368 | ethernet/reset/boot Register 1
 369 +----------------------------------------------------------------------------*/
 370 #define FPGA_REG10      (FPGA_REG_BASE_ADDR+0x10)
 371
 372 #define FPGA_REG10_10MHZ_ENABLE         0x8000
 373 #define FPGA_REG10_100MHZ_ENABLE        0x4000
 374 #define FPGA_REG10_GIGABIT_ENABLE       0x2000
 375 #define FPGA_REG10_FULL_DUPLEX          0x1000  /* force Full Duplex*/
 376 #define FPGA_REG10_RESET_ETH            0x0800
 377 #define FPGA_REG10_AUTO_NEG_DIS         0x0400
 378 #define FPGA_REG10_INTP_ETH             0x0200
 379
 380 #define FPGA_REG10_RESET_HISR           0x0080
 381 #define FPGA_REG10_ENABLE_DISPLAY       0x0040
 382 #define FPGA_REG10_RESET_SDRAM          0x0020
 383 #define FPGA_REG10_OPER_BOOT            0x0010
 384 #define FPGA_REG10_SRAM_BOOT            0x0008
 385 #define FPGA_REG10_SMALL_BOOT           0x0004
 386 #define FPGA_REG10_FORCE_COLA           0x0002
 387 #define FPGA_REG10_COLA_MANUAL          0x0001
 388
 389 #define FPGA_REG10_SDRAM_ENABLE         0x0020
 390
 391 #define FPGA_REG10_ENET_ENCODE2(n) ((((unsigned long)(n))&0x0F)<<4) /*from ocotea ?*/
 392 #define FPGA_REG10_ENET_DECODE2(n) ((((unsigned long)(n))>>4)&0x0F) /*from ocotea ?*/
 393
 394 /*----------------------------------------------------------------------------+
 395 | MUX control
 396 +----------------------------------------------------------------------------*/
 397 #define FPGA_REG12      (FPGA_REG_BASE_ADDR+0x12)
 398
 399 #define FPGA_REG12_EBC_CTL              0x8000
 400 #define FPGA_REG12_UART1_CTS_RTS        0x4000
 401 #define FPGA_REG12_UART0_RX_ENABLE      0x2000
 402 #define FPGA_REG12_UART1_RX_ENABLE      0x1000
 403 #define FPGA_REG12_UART2_RX_ENABLE      0x0800
 404 #define FPGA_REG12_EBC_OUT_ENABLE       0x0400
 405 #define FPGA_REG12_GPIO0_OUT_ENABLE     0x0200
 406 #define FPGA_REG12_GPIO1_OUT_ENABLE     0x0100
 407 #define FPGA_REG12_GPIO_SELECT          0x0010
 408 #define FPGA_REG12_GPIO_CHREG           0x0008
 409 #define FPGA_REG12_GPIO_CLK_CHREG       0x0004
 410 #define FPGA_REG12_GPIO_OETRI           0x0002
 411 #define FPGA_REG12_EBC_ERROR            0x0001
 412
 413 /*----------------------------------------------------------------------------+
 414 | PCI Clock control
 415 +----------------------------------------------------------------------------*/
 416 #define FPGA_REG16      (FPGA_REG_BASE_ADDR+0x16)
 417
 418 #define FPGA_REG16_PCI_CLK_CTL0         0x8000
 419 #define FPGA_REG16_PCI_CLK_CTL1         0x4000
 420 #define FPGA_REG16_PCI_CLK_CTL2         0x2000
 421 #define FPGA_REG16_PCI_CLK_CTL3         0x1000
 422 #define FPGA_REG16_PCI_CLK_CTL4         0x0800
 423 #define FPGA_REG16_PCI_CLK_CTL5         0x0400
 424 #define FPGA_REG16_PCI_CLK_CTL6         0x0200
 425 #define FPGA_REG16_PCI_CLK_CTL7         0x0100
 426 #define FPGA_REG16_PCI_CLK_CTL8         0x0080
 427 #define FPGA_REG16_PCI_CLK_CTL9         0x0040
 428 #define FPGA_REG16_PCI_EXT_ARB0         0x0020
 429 #define FPGA_REG16_PCI_MODE_1           0x0010
 430 #define FPGA_REG16_PCI_TARGET_MODE      0x0008
 431 #define FPGA_REG16_PCI_INTP_MODE        0x0004
 432
 433 /* FB1 Divisor selection */
 434 #define FPGA_REG16_FB2_DIV_MASK         0x1000
 435 #define FPGA_REG16_FB2_DIV_LOW          0x0000
 436 #define FPGA_REG16_FB2_DIV_HIGH         0x1000
 437 /* FB2 Divisor selection */
 438 /* S3 switch on Board */
 439 #define FPGA_REG16_FB1_DIV_MASK         0x2000
 440 #define FPGA_REG16_FB1_DIV_LOW          0x0000
 441 #define FPGA_REG16_FB1_DIV_HIGH         0x2000
 442 /* PCI0 Clock Selection */
 443 /* S3 switch on Board */
 444 #define FPGA_REG16_PCI0_CLK_MASK        0x0c00
 445 #define FPGA_REG16_PCI0_CLK_33_33       0x0000
 446 #define FPGA_REG16_PCI0_CLK_66_66       0x0800
 447 #define FPGA_REG16_PCI0_CLK_100         0x0400
 448 #define FPGA_REG16_PCI0_CLK_133_33      0x0c00
 449 /* VCO Divisor selection */
 450 /* S3 switch on Board */
 451 #define FPGA_REG16_VCO_DIV_MASK         0xc000
 452 #define FPGA_REG16_VCO_DIV_4            0x0000
 453 #define FPGA_REG16_VCO_DIV_8            0x4000
 454 #define FPGA_REG16_VCO_DIV_6            0x8000
 455 #define FPGA_REG16_VCO_DIV_10           0xc000
 456 /* Master Clock Selection */
 457 /* S3, S4 switches on Board */
 458 #define FPGA_REG16_MASTER_CLK_MASK      0x01c0
 459 #define FPGA_REG16_MASTER_CLK_EXT       0x0000
 460 #define FPGA_REG16_MASTER_CLK_66_66     0x0040
 461 #define FPGA_REG16_MASTER_CLK_50        0x0080
 462 #define FPGA_REG16_MASTER_CLK_33_33     0x00c0
 463 #define FPGA_REG16_MASTER_CLK_25        0x0100
 464
 465 /*----------------------------------------------------------------------------+
 466 | PCI Miscellaneous
 467 +----------------------------------------------------------------------------*/
 468 #define FPGA_REG18      (FPGA_REG_BASE_ADDR+0x18)
 469
 470 #define FPGA_REG18_PCI_PRSNT1           0x8000
 471 #define FPGA_REG18_PCI_PRSNT2           0x4000
 472 #define FPGA_REG18_PCI_INTA             0x2000
 473 #define FPGA_REG18_PCI_SLOT0_INTP       0x1000
 474 #define FPGA_REG18_PCI_SLOT1_INTP       0x0800
 475 #define FPGA_REG18_PCI_SLOT2_INTP       0x0400
 476 #define FPGA_REG18_PCI_SLOT3_INTP       0x0200
 477 #define FPGA_REG18_PCI_PCI0_VC          0x0100
 478 #define FPGA_REG18_PCI_PCI0_VTH1        0x0080
 479 #define FPGA_REG18_PCI_PCI0_VTH2        0x0040
 480 #define FPGA_REG18_PCI_PCI0_VTH3        0x0020
 481
 482 /*----------------------------------------------------------------------------+
 483 | PCIe Miscellaneous
 484 +----------------------------------------------------------------------------*/
 485 #define FPGA_REG1A      (FPGA_REG_BASE_ADDR+0x1A)
 486
 487 #define FPGA_REG1A_PE0_GLED             0x8000
 488 #define FPGA_REG1A_PE1_GLED             0x4000
 489 #define FPGA_REG1A_PE2_GLED             0x2000
 490 #define FPGA_REG1A_PE0_YLED             0x1000
 491 #define FPGA_REG1A_PE1_YLED             0x0800
 492 #define FPGA_REG1A_PE2_YLED             0x0400
 493 #define FPGA_REG1A_PE0_PWRON            0x0200
 494 #define FPGA_REG1A_PE1_PWRON            0x0100
 495 #define FPGA_REG1A_PE2_PWRON            0x0080
 496 #define FPGA_REG1A_PE0_REFCLK_ENABLE    0x0040
 497 #define FPGA_REG1A_PE1_REFCLK_ENABLE    0x0020
 498 #define FPGA_REG1A_PE2_REFCLK_ENABLE    0x0010
 499 #define FPGA_REG1A_PE_SPREAD0           0x0008
 500 #define FPGA_REG1A_PE_SPREAD1           0x0004
 501 #define FPGA_REG1A_PE_SELSOURCE_0       0x0002
 502 #define FPGA_REG1A_PE_SELSOURCE_1       0x0001
 503
 504 /*----------------------------------------------------------------------------+
 505 | PCIe Miscellaneous
 506 +----------------------------------------------------------------------------*/
 507 #define FPGA_REG1C      (FPGA_REG_BASE_ADDR+0x1C)
 508
 509 #define FPGA_REG1C_PE0_ROOTPOINT        0x8000
 510 #define FPGA_REG1C_PE1_ENDPOINT         0x4000
 511 #define FPGA_REG1C_PE2_ENDPOINT         0x2000
 512 #define FPGA_REG1C_PE0_PRSNT            0x1000
 513 #define FPGA_REG1C_PE1_PRSNT            0x0800
 514 #define FPGA_REG1C_PE2_PRSNT            0x0400
 515 #define FPGA_REG1C_PE0_WAKE             0x0080
 516 #define FPGA_REG1C_PE1_WAKE             0x0040
 517 #define FPGA_REG1C_PE2_WAKE             0x0020
 518 #define FPGA_REG1C_PE0_PERST            0x0010
 519 #define FPGA_REG1C_PE1_PERST            0x0008
 520 #define FPGA_REG1C_PE2_PERST            0x0004
 521
 522 /*----------------------------------------------------------------------------+
 523 | Defines
 524 +----------------------------------------------------------------------------*/
 525 #define PERIOD_133_33MHZ        7500    /* 7,5ns */
 526 #define PERIOD_100_00MHZ        10000   /* 10ns */
 527 #define PERIOD_83_33MHZ         12000   /* 12ns */
 528 #define PERIOD_75_00MHZ         13333   /* 13,333ns */
 529 #define PERIOD_66_66MHZ         15000   /* 15ns */
 530 #define PERIOD_50_00MHZ         20000   /* 20ns */
 531 #define PERIOD_33_33MHZ         30000   /* 30ns */
 532 #define PERIOD_25_00MHZ         40000   /* 40ns */
 533
 534 /*---------------------------------------------------------------------------*/
 535
 536 #endif  /* __CONFIG_H */