Merge branch 'master' of git://git.denx.de/u-boot-arm
[kernel/u-boot.git] / include / configs / utx8245.h
1 /*
2  * (C) Copyright 2001
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * (C) Copyright 2002
6  * Gregory E. Allen, gallen@arlut.utexas.edu
7  * Matthew E. Karger, karger@arlut.utexas.edu
8  * Applied Research Laboratories, The University of Texas at Austin
9  *
10  * SPDX-License-Identifier:     GPL-2.0+
11  */
12
13 /*
14  *
15  * Configuration settings for the utx8245 board.
16  *
17  */
18
19 /* ------------------------------------------------------------------------- */
20
21 /*
22  * board/config.h - configuration options, board specific
23  */
24
25 #ifndef __CONFIG_H
26 #define __CONFIG_H
27
28 /*
29  * High Level Configuration Options
30  * (easy to change)
31  */
32
33 #define CONFIG_MPC8245          1
34 #define CONFIG_UTX8245          1
35
36 #define CONFIG_SYS_TEXT_BASE    0xFFF00000
37
38 #define DEBUG                           1
39
40 #define CONFIG_IDENT_STRING     " [UTX5] "
41
42 #define CONFIG_CONS_INDEX       1
43 #define CONFIG_BAUDRATE         57600
44
45 #define CONFIG_BOOTDELAY        2
46 #define CONFIG_AUTOBOOT_PROMPT  "autoboot in %d seconds\n", bootdelay
47 #define CONFIG_BOOTCOMMAND      "run nfsboot"   /* autoboot command     */
48 #define CONFIG_BOOTARGS         "root=/dev/ram console=ttyS0,57600" /* RAMdisk */
49 #define CONFIG_ETHADDR          00:AA:00:14:00:05       /* UTX5 */
50 #define CONFIG_SERVERIP         10.8.17.105     /* Spree */
51
52 #define CONFIG_EXTRA_ENV_SETTINGS \
53         "kernel_addr=FFA00000\0" \
54         "ramdisk_addr=FF800000\0" \
55         "u-boot_startaddr=FFB00000\0" \
56         "u-boot_endaddr=FFB2FFFF\0" \
57         "nfsargs=setenv bootargs console=ttyS0,${baudrate} root=/dev/nfs rw \
58 nfsroot=${nfsrootip}:${rootpath} ip=dhcp\0" \
59         "ramargs=setenv bootargs console=ttyS0,${baudrate} root=/dev/ram0\0" \
60         "smargs=setenv bootargs console=ttyS0,${baudrate} root=/dev/mtdblock1 ro\0" \
61         "fwargs=setenv bootargs console=ttyS0,${baudrate} root=/dev/sda2 ro\0" \
62         "nfsboot=run nfsargs;bootm ${kernel_addr}\0" \
63         "ramboot=run ramargs;bootm ${kernel_addr} ${ramdisk_addr}\0" \
64         "smboot=run smargs;bootm ${kernel_addr} ${ramdisk_addr}\0" \
65         "fwboot=run fwargs;bootm ${kernel_addr} ${ramdisk_addr}\0" \
66         "update_u-boot=tftp ${loadaddr} /bdi2000/u-boot.bin;protect off \
67 ${u-boot_startaddr} ${u-boot_endaddr};era ${u-boot_startaddr} \
68 ${u-boot_endaddr};cp.b ${loadaddr} ${u-boot_startaddr} ${filesize};\
69 protect on ${u-boot_startaddr} ${u-boot_endaddr}"
70
71 #define CONFIG_ENV_OVERWRITE
72
73
74 /*
75  * BOOTP options
76  */
77 #define CONFIG_BOOTP_BOOTFILESIZE
78 #define CONFIG_BOOTP_BOOTPATH
79 #define CONFIG_BOOTP_GATEWAY
80 #define CONFIG_BOOTP_HOSTNAME
81
82
83 /*
84  * Command line configuration.
85  */
86 #include <config_cmd_default.h>
87
88 #define CONFIG_CMD_BDI
89 #define CONFIG_CMD_PCI
90 #define CONFIG_CMD_FLASH
91 #define CONFIG_CMD_MEMORY
92 #define CONFIG_CMD_SAVEENV
93 #define CONFIG_CMD_CONSOLE
94 #define CONFIG_CMD_LOADS
95 #define CONFIG_CMD_LOADB
96 #define CONFIG_CMD_IMI
97 #define CONFIG_CMD_CACHE
98 #define CONFIG_CMD_REGINFO
99 #define CONFIG_CMD_NET
100 #define CONFIG_CMD_DHCP
101 #define CONFIG_CMD_I2C
102 #define CONFIG_CMD_DATE
103
104
105 /*
106  * Miscellaneous configurable options
107  */
108 #define CONFIG_SYS_LONGHELP                             /* undef to save memory         */
109 #define CONFIG_SYS_CBSIZE       256                             /* Console I/O Buffer Size      */
110
111 /* Print Buffer Size */
112 #define CONFIG_SYS_PBSIZE       (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)
113
114 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
115 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
116 #define CONFIG_SYS_LOAD_ADDR    0x00100000      /* Default load address         */
117
118
119 /*-----------------------------------------------------------------------
120  * PCI configuration
121  *-----------------------------------------------------------------------
122  */
123 #define CONFIG_PCI                              /* include pci support          */
124 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
125 #undef CONFIG_PCI_PNP
126 #define CONFIG_PCI_SCAN_SHOW
127 #define CONFIG_EEPRO100
128 #define CONFIG_SYS_RX_ETH_BUFFER        8               /* use 8 rx buffer on eepro100  */
129 #define CONFIG_EEPRO100_SROM_WRITE
130
131 #define PCI_ENET0_IOADDR        0xF0000000
132 #define PCI_ENET0_MEMADDR       0xF0000000
133
134 #define PCI_FIREWIRE_IOADDR             0xF1000000
135 #define PCI_FIREWIRE_MEMADDR    0xF1000000
136 /*
137 #define PCI_ENET0_IOADDR        0xFE000000
138 #define PCI_ENET0_MEMADDR       0x80000000
139
140 #define PCI_FIREWIRE_IOADDR     0x81000000
141 #define PCI_FIREWIRE_MEMADDR    0x81000000
142 */
143
144 /*-----------------------------------------------------------------------
145  * Start addresses for the final memory configuration
146  * (Set up by the startup code)
147  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
148  */
149 #define CONFIG_SYS_SDRAM_BASE       0x00000000
150 #define CONFIG_SYS_MAX_RAM_SIZE    0x10000000   /* 256MB  */
151 /*#define CONFIG_SYS_VERY_BIG_RAM       1 */
152
153 /* FLASH_BASE is FF800000, with 4MB on RCS0, but the reset vector
154  * is actually located at FFF00100.  Therefore, U-Boot is
155  * physically located at 0xFFB0_0000, but is also mirrored at
156  * 0xFFF0_0000.
157  */
158 #define CONFIG_SYS_RESET_ADDRESS   0xFFF00100
159
160 #define CONFIG_SYS_EUMB_ADDR        0xFC000000
161
162 #define CONFIG_SYS_MONITOR_BASE    CONFIG_SYS_TEXT_BASE
163
164 #define CONFIG_SYS_MONITOR_LEN      (256 << 10) /* Reserve 256 kB for Monitor   */
165 #define CONFIG_SYS_MALLOC_LEN       (128 << 10) /* Reserve 128 kB for malloc()  */
166
167 /*#define CONFIG_SYS_DRAM_TEST          1 */
168 #define CONFIG_SYS_MEMTEST_START   0x00003000   /* memtest works on     0...256 MB      */
169 #define CONFIG_SYS_MEMTEST_END      0x0ff8ffa7  /* in SDRAM, skips exception */
170                                                                                 /* vectors and U-Boot */
171
172
173 /*--------------------------------------------------------------------
174  * Definitions for initial stack pointer and data area
175  *------------------------------------------------------------------*/
176 #define CONFIG_SYS_INIT_DATA_SIZE    128        /* Size in bytes reserved for */
177                                                                         /* initial data */
178 #define CONFIG_SYS_INIT_RAM_ADDR     0x40000000
179 #define CONFIG_SYS_INIT_RAM_SIZE      0x1000
180 #define CONFIG_SYS_INIT_DATA_OFFSET  (CONFIG_SYS_INIT_RAM_SIZE - CONFIG_SYS_INIT_DATA_SIZE)
181 #define CONFIG_SYS_GBL_DATA_OFFSET  (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
182
183 /*--------------------------------------------------------------------
184  * NS16550 Configuration
185  *------------------------------------------------------------------*/
186 #define CONFIG_SYS_NS16550
187 #define CONFIG_SYS_NS16550_SERIAL
188
189 #define CONFIG_SYS_NS16550_REG_SIZE     1
190
191 #if (CONFIG_CONS_INDEX == 1 || CONFIG_CONS_INDEX == 2)
192 #       define CONFIG_SYS_NS16550_CLK           get_bus_freq(0)
193 #else
194 #       define CONFIG_SYS_NS16550_CLK 33000000
195 #endif
196
197 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_EUMB_ADDR + 0x4500)
198 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_EUMB_ADDR + 0x4600)
199 #define CONFIG_SYS_NS16550_COM3 0xFF000000
200 #define CONFIG_SYS_NS16550_COM4 0xFF000008
201
202 /*--------------------------------------------------------------------
203  * Low Level Configuration Settings
204  * (address mappings, register initial values, etc.)
205  * You should know what you are doing if you make changes here.
206  * For the detail description refer to the MPC8240 user's manual.
207  *------------------------------------------------------------------*/
208
209 #define CONFIG_SYS_CLK_FREQ  33000000
210
211 /*#define CONFIG_SYS_ETH_DEV_FN      0x7800 */
212 /*#define CONFIG_SYS_ETH_IOBASE      0x00104000 */
213
214 /*--------------------------------------------------------------------
215  * I2C Configuration
216  *------------------------------------------------------------------*/
217 #if 1
218 #define CONFIG_HARD_I2C         1               /* To enable I2C support        */
219 #define CONFIG_SYS_I2C_SPEED            400000
220 #define CONFIG_SYS_I2C_SLAVE            0x7F
221 #endif
222
223 #define CONFIG_RTC_PCF8563      1               /* enable I2C support for */
224                                                                         /* Philips PCF8563 RTC */
225 #define CONFIG_SYS_I2C_RTC_ADDR 0x51    /* Philips PCF8563 RTC address */
226
227 /*--------------------------------------------------------------------
228  *      Memory Control Configuration Register values
229  *      - see sec. 4.12 of MPC8245 UM
230  *------------------------------------------------------------------*/
231
232 /**** MCCR1 ****/
233 #define CONFIG_SYS_ROMNAL           0
234 #define CONFIG_SYS_ROMFAL           10          /* (tacc=70ns)*mem_freq - 2,
235                                                                         mem_freq = 100MHz */
236
237 #define CONFIG_SYS_BANK7_ROW    0               /* SDRAM bank 7-0 row address */
238 #define CONFIG_SYS_BANK6_ROW    0               /*      bit count */
239 #define CONFIG_SYS_BANK5_ROW    0
240 #define CONFIG_SYS_BANK4_ROW    0
241 #define CONFIG_SYS_BANK3_ROW    0
242 #define CONFIG_SYS_BANK2_ROW    0
243 #define CONFIG_SYS_BANK1_ROW    2
244 #define CONFIG_SYS_BANK0_ROW    2
245
246 /**** MCCR2, refresh interval clock cycles ****/
247 #define CONFIG_SYS_REFINT           480     /* 33 MHz SDRAM clock was 480 */
248
249 /* Burst To Precharge. Bits of this value go to MCCR3 and MCCR4. */
250 #define CONFIG_SYS_BSTOPRE          1023        /* burst to precharge[0..9], */
251                                                                 /* sets open page interval */
252
253 /**** MCCR3 ****/
254 #define CONFIG_SYS_REFREC           7       /* Refresh to activate interval, trc */
255
256 /**** MCCR4 ****/
257 #define CONFIG_SYS_PRETOACT         2       /* trp */
258 #define CONFIG_SYS_ACTTOPRE         7       /* trcd + (burst length - 1) + trdl */
259 #define CONFIG_SYS_SDMODE_CAS_LAT  3        /* SDMODE CAS latancy */
260 #define CONFIG_SYS_SDMODE_WRAP      0       /* SDMODE wrap type, sequential */
261 #define CONFIG_SYS_ACTORW               2               /* trcd min */
262 #define CONFIG_SYS_DBUS_SIZE2           1               /* set for 8-bit RCS1, clear for 32,64 */
263 #define CONFIG_SYS_REGISTERD_TYPE_BUFFER 1
264 #define CONFIG_SYS_EXTROM           0                   /* we don't need extended ROM space */
265 #define CONFIG_SYS_REGDIMM          0
266
267 /* calculate according to formula in sec. 6-22 of 8245 UM */
268 #define CONFIG_SYS_PGMAX           50           /* how long the 8245 retains the */
269                                                                         /* currently accessed page in memory */
270                                                                         /* was 45 */
271
272 #define CONFIG_SYS_SDRAM_DSCD   0x20    /* SDRAM data in sample clock delay - note */
273                                                                 /* bits 7,6, and 3-0 MUST be 0 */
274
275 #if 0
276 #define CONFIG_SYS_DLL_MAX_DELAY        0x04
277 #else
278 #define CONFIG_SYS_DLL_MAX_DELAY        0
279 #endif
280 #if 0                                                   /* need for 33MHz SDRAM */
281 #define CONFIG_SYS_DLL_EXTEND   0x80
282 #else
283 #define CONFIG_SYS_DLL_EXTEND   0
284 #endif
285 #define CONFIG_SYS_PCI_HOLD_DEL 0x20
286
287
288 /* Memory bank settings.
289  * Only bits 20-29 are actually used from these values to set the
290  * start/end addresses. The upper two bits will always be 0, and the lower
291  * 20 bits will be 0x00000 for a start address, or 0xfffff for an end
292  * address. Refer to the MPC8245 user manual.
293  */
294
295 #define CONFIG_SYS_BANK0_START      0x00000000
296 #define CONFIG_SYS_BANK0_END        (CONFIG_SYS_MAX_RAM_SIZE/2 - 1)
297 #define CONFIG_SYS_BANK0_ENABLE    1
298 #define CONFIG_SYS_BANK1_START      CONFIG_SYS_MAX_RAM_SIZE/2
299 #define CONFIG_SYS_BANK1_END        (CONFIG_SYS_MAX_RAM_SIZE - 1)
300 #define CONFIG_SYS_BANK1_ENABLE    1
301 #define CONFIG_SYS_BANK2_START      0x3ff00000          /* not available in this design */
302 #define CONFIG_SYS_BANK2_END        0x3fffffff
303 #define CONFIG_SYS_BANK2_ENABLE    0
304 #define CONFIG_SYS_BANK3_START      0x3ff00000
305 #define CONFIG_SYS_BANK3_END        0x3fffffff
306 #define CONFIG_SYS_BANK3_ENABLE    0
307 #define CONFIG_SYS_BANK4_START      0x3ff00000
308 #define CONFIG_SYS_BANK4_END        0x3fffffff
309 #define CONFIG_SYS_BANK4_ENABLE    0
310 #define CONFIG_SYS_BANK5_START      0x3ff00000
311 #define CONFIG_SYS_BANK5_END        0x3fffffff
312 #define CONFIG_SYS_BANK5_ENABLE    0
313 #define CONFIG_SYS_BANK6_START      0x3ff00000
314 #define CONFIG_SYS_BANK6_END        0x3fffffff
315 #define CONFIG_SYS_BANK6_ENABLE    0
316 #define CONFIG_SYS_BANK7_START      0x3ff00000
317 #define CONFIG_SYS_BANK7_END        0x3fffffff
318 #define CONFIG_SYS_BANK7_ENABLE    0
319
320 /*--------------------------------------------------------------------*/
321 /* 4.4 - Output Driver Control Register */
322 /*--------------------------------------------------------------------*/
323 #define CONFIG_SYS_ODCR     0xe5
324
325 /*--------------------------------------------------------------------*/
326 /* 4.8 - Error Handling Registers */
327 /*-------------------------------CONFIG_SYS_SDMODE_BURSTLEN-------------------------------------*/
328 #define CONFIG_SYS_ERRENR1      0x11    /* enable SDRAM refresh overflow error */
329
330 /* SDRAM 0-256 MB */
331 #define CONFIG_SYS_IBAT0L  (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
332 /*#define CONFIG_SYS_IBAT0L  (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_CACHEINHIBIT) */
333 #define CONFIG_SYS_IBAT0U  (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
334
335 /* stack in dcache */
336 #define CONFIG_SYS_IBAT1L  (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
337 #define CONFIG_SYS_IBAT1U  (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
338
339
340 #define CONFIG_SYS_IBAT2L  (CONFIG_SYS_SDRAM_BASE + 0x10000000 | BATL_PP_10 | BATL_MEMCOHERENCE)
341 #define CONFIG_SYS_IBAT2U  (CONFIG_SYS_SDRAM_BASE + 0x10000000| BATU_BL_256M | BATU_VS | BATU_VP)
342
343 /* PCI memory */
344 /*#define CONFIG_SYS_IBAT2L  (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT) */
345 /*#define CONFIG_SYS_IBAT2U  (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP) */
346
347 /*Flash, config addrs, etc. */
348 #define CONFIG_SYS_IBAT3L  (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
349 #define CONFIG_SYS_IBAT3U  (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
350
351 #define CONFIG_SYS_DBAT0L  CONFIG_SYS_IBAT0L
352 #define CONFIG_SYS_DBAT0U  CONFIG_SYS_IBAT0U
353 #define CONFIG_SYS_DBAT1L  CONFIG_SYS_IBAT1L
354 #define CONFIG_SYS_DBAT1U  CONFIG_SYS_IBAT1U
355 #define CONFIG_SYS_DBAT2L  CONFIG_SYS_IBAT2L
356 #define CONFIG_SYS_DBAT2U  CONFIG_SYS_IBAT2U
357 #define CONFIG_SYS_DBAT3L  CONFIG_SYS_IBAT3L
358 #define CONFIG_SYS_DBAT3U  CONFIG_SYS_IBAT3U
359
360 /*
361  * For booting Linux, the board info and command line data
362  * have to be in the first 8 MB of memory, since this is
363  * the maximum mapped by the Linux kernel during initialization.
364  */
365 #define CONFIG_SYS_BOOTMAPSZ        (8 << 20)   /* Initial Memory map for Linux */
366
367 /*-----------------------------------------------------------------------
368  * FLASH organization
369  *----------------------------------------------------------------------*/
370 #define CONFIG_SYS_FLASH_BASE       0xFF800000
371 #define CONFIG_SYS_MAX_FLASH_BANKS      1                       /* Max number of flash banks */
372
373 /*      NOTE: environment is not EMBEDDED in the u-boot code.
374         It's stored in flash in its own separate sector.  */
375 #define CONFIG_ENV_IS_IN_FLASH      1
376
377 #if 1   /* AMD AM29LV033C */
378 #define CONFIG_SYS_MAX_FLASH_SECT       64              /* Max number of sectors in one bank */
379 #define CONFIG_ENV_ADDR         0xFFBF0000      /* flash sector SA63 */
380 #define CONFIG_ENV_SECT_SIZE    (64*1024)       /* Size of the Environment Sector */
381 #else   /* AMD AM29LV116D */
382 #define CONFIG_SYS_MAX_FLASH_SECT       35      /* Max number of sectors in one bank */
383 #define CONFIG_ENV_ADDR         0xFF9FA000      /* flash sector SA33 */
384 #define CONFIG_ENV_SECT_SIZE    (8*1024)        /* Size of the Environment Sector */
385 #endif /* #if */
386
387 #define CONFIG_ENV_SIZE         CONFIG_ENV_SECT_SIZE            /* Size of the Environment */
388 #define CONFIG_ENV_OFFSET               0                       /* starting right at the beginning */
389
390 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
391 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Timeout for Flash Write (in ms)      */
392
393 #if CONFIG_SYS_MONITOR_BASE >= CONFIG_SYS_FLASH_BASE
394 #undef CONFIG_SYS_RAMBOOT
395 #else
396 #define CONFIG_SYS_RAMBOOT
397 #endif
398
399
400 /*-----------------------------------------------------------------------
401  * Cache Configuration
402  */
403 #define CONFIG_SYS_CACHELINE_SIZE       32
404 #if defined(CONFIG_CMD_KGDB)
405 #  define CONFIG_SYS_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
406 #endif
407
408 #endif  /* __CONFIG_H */