include/configs/theadorable.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2015-2016 Stefan Roese <sr@denx.de>
   4  */
   5
   6 #ifndef _CONFIG_THEADORABLE_H
   7 #define _CONFIG_THEADORABLE_H
   8
   9 #include <linux/sizes.h>
  10
  11 /*
  12  * High Level Configuration Options (easy to change)
  13  */
  14
  15 /*
  16  * TEXT_BASE needs to be below 16MiB, since this area is scrubbed
  17  * for DDR ECC byte filling in the SPL before loading the main
  18  * U-Boot into it.
  19  */
  20
  21 /*
  22  * The debugging version enables USB support via defconfig.
  23  * This version should also enable all other non-production
  24  * interfaces / features.
  25  */
  26
  27 /* I2C */
  28 #define CONFIG_I2C_MVTWSI_BASE0         MVEBU_TWSI_BASE
  29 #define CONFIG_I2C_MVTWSI_BASE1         MVEBU_TWSI1_BASE
  30
  31 /* USB/EHCI configuration */
  32 #define CONFIG_EHCI_IS_TDI
  33 #define CONFIG_USB_MAX_CONTROLLER_COUNT 3
  34
  35 /* Environment in SPI NOR flash */
  36
  37 #define PHY_ANEG_TIMEOUT        8000    /* PHY needs a longer aneg time */
  38
  39 /* Keep device tree and initrd in lower memory so the kernel can access them */
  40 #define CONFIG_EXTRA_ENV_SETTINGS       \
  41         "fdt_high=0x10000000\0"         \
  42         "initrd_high=0x10000000\0"
  43
  44 /* SATA support */
  45 #define CONFIG_SYS_SATA_MAX_DEVICE      1
  46 #define CONFIG_LBA48
  47
  48 /* Enable LCD and reserve 512KB from top of memory*/
  49 #define CONFIG_SYS_MEM_TOP_HIDE         0x80000
  50
  51 /* FPGA programming support */
  52 #define CONFIG_FPGA_STRATIX_V
  53
  54 /*
  55  * Bootcounter
  56  */
  57 /* Max size of RAM minus BOOTCOUNT_ADDR is the bootcounter address */
  58 #define BOOTCOUNT_ADDR                  0x1000
  59
  60 /*
  61  * mv-common.h should be defined after CMD configs since it used them
  62  * to enable certain macros
  63  */
  64 #include "mv-common.h"
  65
  66 /*
  67  * Memory layout while starting into the bin_hdr via the
  68  * BootROM:
  69  *
  70  * 0x4000.4000 - 0x4003.4000    headers space (192KiB)
  71  * 0x4000.4030                  bin_hdr start address
  72  * 0x4003.4000 - 0x4004.7c00    BootROM memory allocations (15KiB)
  73  * 0x4007.fffc                  BootROM stack top
  74  *
  75  * The address space between 0x4007.fffc and 0x400f.fff is not locked in
  76  * L2 cache thus cannot be used.
  77  */
  78
  79 /* SPL */
  80 /* Defines for SPL */
  81 #define CONFIG_SPL_MAX_SIZE             ((128 << 10) - 0x4030)
  82
  83 #define CONFIG_SPL_BSS_START_ADDR       (0x40000000 + (128 << 10))
  84 #define CONFIG_SPL_BSS_MAX_SIZE         (16 << 10)
  85
  86 #ifdef CONFIG_SPL_BUILD
  87 #define CONFIG_SYS_MALLOC_SIMPLE
  88 #endif
  89
  90 #define CONFIG_SPL_STACK                (0x40000000 + ((192 - 16) << 10))
  91 #define CONFIG_SPL_BOOTROM_SAVE         (CONFIG_SPL_STACK + 4)
  92
  93 /* Enable DDR support in SPL (DDR3 training from Marvell bin_hdr) */
  94 #define CONFIG_SYS_SDRAM_SIZE           SZ_2G
  95
  96 #endif /* _CONFIG_THEADORABLE_H */