Merge branch 'master' of https://source.denx.de/u-boot/custodians/u-boot-tegra
[platform/kernel/u-boot.git] / include / configs / theadorable.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright (C) 2015-2016 Stefan Roese <sr@denx.de>
4  */
5
6 #ifndef _CONFIG_THEADORABLE_H
7 #define _CONFIG_THEADORABLE_H
8
9 #include <linux/sizes.h>
10
11 /*
12  * High Level Configuration Options (easy to change)
13  */
14
15 /*
16  * TEXT_BASE needs to be below 16MiB, since this area is scrubbed
17  * for DDR ECC byte filling in the SPL before loading the main
18  * U-Boot into it.
19  */
20
21 /*
22  * The debugging version enables USB support via defconfig.
23  * This version should also enable all other non-production
24  * interfaces / features.
25  */
26
27 /* I2C */
28 #define CONFIG_I2C_MVTWSI_BASE0         MVEBU_TWSI_BASE
29 #define CONFIG_I2C_MVTWSI_BASE1         MVEBU_TWSI1_BASE
30
31 /* USB/EHCI configuration */
32 #define CONFIG_USB_MAX_CONTROLLER_COUNT 3
33
34 /* Environment in SPI NOR flash */
35
36 #define PHY_ANEG_TIMEOUT        8000    /* PHY needs a longer aneg time */
37
38 /* Keep device tree and initrd in lower memory so the kernel can access them */
39 #define CONFIG_EXTRA_ENV_SETTINGS       \
40         "fdt_high=0x10000000\0"         \
41         "initrd_high=0x10000000\0"
42
43 /* SATA support */
44 #define CONFIG_SYS_SATA_MAX_DEVICE      1
45 #define CONFIG_LBA48
46
47 /* Enable LCD and reserve 512KB from top of memory*/
48 #define CONFIG_SYS_MEM_TOP_HIDE         0x80000
49
50 /* FPGA programming support */
51 #define CONFIG_FPGA_STRATIX_V
52
53 /*
54  * Bootcounter
55  */
56 /* Max size of RAM minus BOOTCOUNT_ADDR is the bootcounter address */
57 #define BOOTCOUNT_ADDR                  0x1000
58
59 /*
60  * mv-common.h should be defined after CMD configs since it used them
61  * to enable certain macros
62  */
63 #include "mv-common.h"
64
65 /*
66  * Memory layout while starting into the bin_hdr via the
67  * BootROM:
68  *
69  * 0x4000.4000 - 0x4003.4000    headers space (192KiB)
70  * 0x4000.4030                  bin_hdr start address
71  * 0x4003.4000 - 0x4004.7c00    BootROM memory allocations (15KiB)
72  * 0x4007.fffc                  BootROM stack top
73  *
74  * The address space between 0x4007.fffc and 0x400f.fff is not locked in
75  * L2 cache thus cannot be used.
76  */
77
78 /* SPL */
79 /* Defines for SPL */
80 #define CONFIG_SPL_MAX_SIZE             ((128 << 10) - 0x4030)
81
82 #define CONFIG_SPL_BSS_START_ADDR       (0x40000000 + (128 << 10))
83 #define CONFIG_SPL_BSS_MAX_SIZE         (16 << 10)
84
85 #ifdef CONFIG_SPL_BUILD
86 #define CONFIG_SYS_MALLOC_SIMPLE
87 #endif
88
89 #define CONFIG_SPL_STACK                (0x40000000 + ((192 - 16) << 10))
90 #define CONFIG_SPL_BOOTROM_SAVE         (CONFIG_SPL_STACK + 4)
91
92 /* Enable DDR support in SPL (DDR3 training from Marvell bin_hdr) */
93 #define CONFIG_SYS_SDRAM_SIZE           SZ_2G
94
95 #endif /* _CONFIG_THEADORABLE_H */