include/configs/socfpga_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2012 Altera Corporation <www.altera.com>
   4  */
   5 #ifndef __CONFIG_SOCFPGA_COMMON_H__
   6 #define __CONFIG_SOCFPGA_COMMON_H__
   7
   8 /*
   9  * High level configuration
  10  */
  11 #define CONFIG_CLOCKS
  12
  13 #define CONFIG_SYS_BOOTMAPSZ            (64 * 1024 * 1024)
  14
  15 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
  16
  17 /*
  18  * Memory configurations
  19  */
  20 #define PHYS_SDRAM_1                    0x0
  21 #define CONFIG_SYS_MALLOC_LEN           (64 * 1024 * 1024)
  22 #define CONFIG_SYS_MEMTEST_START        PHYS_SDRAM_1
  23 #define CONFIG_SYS_MEMTEST_END          PHYS_SDRAM_1_SIZE
  24 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
  25 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFFF0000
  26 #define CONFIG_SYS_INIT_RAM_SIZE        0x10000
  27 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
  28 #define CONFIG_SYS_INIT_RAM_ADDR        0xFFE00000
  29 /* SPL memory allocation configuration, this is for FAT implementation */
  30 #ifndef CONFIG_SYS_SPL_MALLOC_SIZE
  31 #define CONFIG_SYS_SPL_MALLOC_SIZE      0x10000
  32 #endif
  33 #define CONFIG_SYS_INIT_RAM_SIZE        (0x40000 - CONFIG_SYS_SPL_MALLOC_SIZE)
  34 #define CONFIG_SYS_SPL_MALLOC_START     (CONFIG_SYS_INIT_RAM_ADDR + \
  35                                          CONFIG_SYS_INIT_RAM_SIZE)
  36 #endif
  37
  38 /*
  39  * Some boards (e.g. socfpga_sr1500) use 8 bytes at the end of the internal
  40  * SRAM as bootcounter storage. Make sure to not put the stack directly
  41  * at this address to not overwrite the bootcounter by checking, if the
  42  * bootcounter address is located in the internal SRAM.
  43  */
  44 #if ((CONFIG_SYS_BOOTCOUNT_ADDR > CONFIG_SYS_INIT_RAM_ADDR) &&  \
  45      (CONFIG_SYS_BOOTCOUNT_ADDR < (CONFIG_SYS_INIT_RAM_ADDR +   \
  46                                    CONFIG_SYS_INIT_RAM_SIZE)))
  47 #define CONFIG_SPL_STACK                CONFIG_SYS_BOOTCOUNT_ADDR
  48 #else
  49 #define CONFIG_SPL_STACK                        \
  50         (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_INIT_RAM_SIZE)
  51 #endif
  52
  53 /*
  54  * U-Boot stack setup: if SPL post-reloc uses DDR stack, use it in pre-reloc
  55  * phase of U-Boot, too. This prevents overwriting SPL data if stack/heap usage
  56  * in U-Boot pre-reloc is higher than in SPL.
  57  */
  58 #if defined(CONFIG_SPL_STACK_R_ADDR) && CONFIG_SPL_STACK_R_ADDR
  59 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SPL_STACK_R_ADDR
  60 #else
  61 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SPL_STACK
  62 #endif
  63
  64 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_1
  65
  66 /*
  67  * U-Boot general configurations
  68  */
  69 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O buffer size */
  70                                                 /* Print buffer size */
  71 #define CONFIG_SYS_MAXARGS      32              /* Max number of command args */
  72 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
  73                                                 /* Boot argument buffer size */
  74
  75 /*
  76  * Cache
  77  */
  78 #define CONFIG_SYS_L2_PL310
  79 #define CONFIG_SYS_PL310_BASE           SOCFPGA_MPUL2_ADDRESS
  80
  81 /*
  82  * Ethernet on SoC (EMAC)
  83  */
  84 #ifdef CONFIG_CMD_NET
  85 #define CONFIG_DW_ALTDESCRIPTOR
  86 #endif
  87
  88 /*
  89  * FPGA Driver
  90  */
  91 #ifdef CONFIG_CMD_FPGA
  92 #define CONFIG_FPGA_COUNT               1
  93 #endif
  94
  95 /*
  96  * L4 OSC1 Timer 0
  97  */
  98 #ifndef CONFIG_TIMER
  99 /* This timer uses eosc1, whose clock frequency is fixed at any condition. */
 100 #define CONFIG_SYS_TIMERBASE            SOCFPGA_OSC1TIMER0_ADDRESS
 101 #define CONFIG_SYS_TIMER_COUNTS_DOWN
 102 #define CONFIG_SYS_TIMER_COUNTER        (CONFIG_SYS_TIMERBASE + 0x4)
 103 #define CONFIG_SYS_TIMER_RATE           25000000
 104 #endif
 105
 106 /*
 107  * L4 Watchdog
 108  */
 109 #ifdef CONFIG_HW_WATCHDOG
 110 #define CONFIG_DESIGNWARE_WATCHDOG
 111 #define CONFIG_DW_WDT_BASE              SOCFPGA_L4WD0_ADDRESS
 112 #define CONFIG_DW_WDT_CLOCK_KHZ         25000
 113 #define CONFIG_WATCHDOG_TIMEOUT_MSECS   30000
 114 #endif
 115
 116 /*
 117  * MMC Driver
 118  */
 119 #ifdef CONFIG_CMD_MMC
 120 /* FIXME */
 121 /* using smaller max blk cnt to avoid flooding the limited stack we have */
 122 #define CONFIG_SYS_MMC_MAX_BLK_COUNT    256     /* FIXME -- SPL only? */
 123 #endif
 124
 125 /*
 126  * NAND Support
 127  */
 128 #ifdef CONFIG_NAND_DENALI
 129 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 130 #define CONFIG_SYS_NAND_ONFI_DETECTION
 131 #define CONFIG_SYS_NAND_REGS_BASE       SOCFPGA_NANDREGS_ADDRESS
 132 #define CONFIG_SYS_NAND_DATA_BASE       SOCFPGA_NANDDATA_ADDRESS
 133 #endif
 134
 135 /*
 136  * QSPI support
 137  */
 138 /* Enable multiple SPI NOR flash manufacturers */
 139 #ifndef CONFIG_SPL_BUILD
 140 #define CONFIG_SPI_FLASH_MTD
 141 #endif
 142 /* QSPI reference clock */
 143 #ifndef __ASSEMBLY__
 144 unsigned int cm_get_qspi_controller_clk_hz(void);
 145 #define CONFIG_CQSPI_REF_CLK            cm_get_qspi_controller_clk_hz()
 146 #endif
 147
 148 /*
 149  * USB
 150  */
 151
 152 /*
 153  * USB Gadget (DFU, UMS)
 154  */
 155 #if defined(CONFIG_CMD_DFU) || defined(CONFIG_CMD_USB_MASS_STORAGE)
 156 #define CONFIG_SYS_DFU_DATA_BUF_SIZE    (16 * 1024 * 1024)
 157 #define DFU_DEFAULT_POLL_TIMEOUT        300
 158
 159 /* USB IDs */
 160 #define CONFIG_G_DNL_UMS_VENDOR_NUM     0x0525
 161 #define CONFIG_G_DNL_UMS_PRODUCT_NUM    0xA4A5
 162 #endif
 163
 164 /*
 165  * U-Boot environment
 166  */
 167 #if !defined(CONFIG_ENV_SIZE)
 168 #define CONFIG_ENV_SIZE                 (8 * 1024)
 169 #endif
 170
 171 /* Environment for SDMMC boot */
 172 #if defined(CONFIG_ENV_IS_IN_MMC) && !defined(CONFIG_ENV_OFFSET)
 173 #define CONFIG_SYS_MMC_ENV_DEV          0 /* device 0 */
 174 #define CONFIG_ENV_OFFSET               (34 * 512) /* just after the GPT */
 175 #endif
 176
 177 /* Environment for QSPI boot */
 178 #if defined(CONFIG_ENV_IS_IN_SPI_FLASH) && !defined(CONFIG_ENV_OFFSET)
 179 #define CONFIG_ENV_OFFSET               0x00100000
 180 #define CONFIG_ENV_SECT_SIZE            (64 * 1024)
 181 #endif
 182
 183 /*
 184  * SPL
 185  *
 186  * SRAM Memory layout for gen 5:
 187  *
 188  * 0xFFFF_0000 ...... Start of SRAM
 189  * 0xFFFF_xxxx ...... Top of stack (grows down)
 190  * 0xFFFF_yyyy ...... Global Data
 191  * 0xFFFF_zzzz ...... Malloc area
 192  * 0xFFFF_FFFF ...... End of SRAM
 193  *
 194  * SRAM Memory layout for Arria 10:
 195  * 0xFFE0_0000 ...... Start of SRAM (bottom)
 196  * 0xFFEx_xxxx ...... Top of stack (grows down to bottom)
 197  * 0xFFEy_yyyy ...... Global Data
 198  * 0xFFEz_zzzz ...... Malloc area (grows up to top)
 199  * 0xFFE3_FFFF ...... End of SRAM (top)
 200  */
 201 #ifndef CONFIG_SPL_TEXT_BASE
 202 #define CONFIG_SPL_TEXT_BASE            CONFIG_SYS_INIT_RAM_ADDR
 203 #define CONFIG_SPL_MAX_SIZE             CONFIG_SYS_INIT_RAM_SIZE
 204 #endif
 205
 206 /* SPL SDMMC boot support */
 207 #ifdef CONFIG_SPL_MMC_SUPPORT
 208 #if defined(CONFIG_SPL_FS_FAT) || defined(CONFIG_SPL_FS_EXT4)
 209 #define CONFIG_SPL_FS_LOAD_PAYLOAD_NAME         "u-boot-dtb.img"
 210 #define CONFIG_SYS_MMCSD_FS_BOOT_PARTITION      1
 211 #endif
 212 #else
 213 #ifndef CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION
 214 #define CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_PARTITION      1
 215 #endif
 216 #endif
 217
 218 /* SPL QSPI boot support */
 219 #ifdef CONFIG_SPL_SPI_SUPPORT
 220 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
 221 #define CONFIG_SYS_SPI_U_BOOT_OFFS      0x40000
 222 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 223 #define CONFIG_SYS_SPI_U_BOOT_OFFS      0x100000
 224 #endif
 225 #endif
 226
 227 /* SPL NAND boot support */
 228 #ifdef CONFIG_SPL_NAND_SUPPORT
 229 #if defined(CONFIG_TARGET_SOCFPGA_GEN5)
 230 #define CONFIG_SYS_NAND_U_BOOT_OFFS     0x40000
 231 #elif defined(CONFIG_TARGET_SOCFPGA_ARRIA10)
 232 #define CONFIG_SYS_NAND_U_BOOT_OFFS     0x100000
 233 #endif
 234 #endif
 235
 236 /* Extra Environment */
 237 #ifndef CONFIG_SPL_BUILD
 238
 239 #ifdef CONFIG_CMD_DHCP
 240 #define BOOT_TARGET_DEVICES_DHCP(func) func(DHCP, dhcp, na)
 241 #else
 242 #define BOOT_TARGET_DEVICES_DHCP(func)
 243 #endif
 244
 245 #if defined(CONFIG_CMD_PXE) && defined(CONFIG_CMD_DHCP)
 246 #define BOOT_TARGET_DEVICES_PXE(func) func(PXE, pxe, na)
 247 #else
 248 #define BOOT_TARGET_DEVICES_PXE(func)
 249 #endif
 250
 251 #ifdef CONFIG_CMD_MMC
 252 #define BOOT_TARGET_DEVICES_MMC(func) func(MMC, mmc, 0)
 253 #else
 254 #define BOOT_TARGET_DEVICES_MMC(func)
 255 #endif
 256
 257 #define BOOT_TARGET_DEVICES(func) \
 258         BOOT_TARGET_DEVICES_MMC(func) \
 259         BOOT_TARGET_DEVICES_PXE(func) \
 260         BOOT_TARGET_DEVICES_DHCP(func)
 261
 262 #include <config_distro_bootcmd.h>
 263
 264 #ifndef CONFIG_EXTRA_ENV_SETTINGS
 265 #define CONFIG_EXTRA_ENV_SETTINGS \
 266         "fdtfile=" CONFIG_DEFAULT_FDT_FILE "\0" \
 267         "bootm_size=0xa000000\0" \
 268         "kernel_addr_r="__stringify(CONFIG_SYS_LOAD_ADDR)"\0" \
 269         "fdt_addr_r=0x02000000\0" \
 270         "scriptaddr=0x02100000\0" \
 271         "pxefile_addr_r=0x02200000\0" \
 272         "ramdisk_addr_r=0x02300000\0" \
 273         "socfpga_legacy_reset_compat=1\0" \
 274         BOOTENV
 275
 276 #endif
 277 #endif
 278
 279 #endif  /* __CONFIG_SOCFPGA_COMMON_H__ */