include/configs/sbc8641d.h

   1 /*
   2  * Copyright 2007 Wind River Systems <www.windriver.com>
   3  * Copyright 2007 Embedded Specialties, Inc.
   4  * Joe Hamman <joe.hamman@embeddedspecialties.com>
   5  *
   6  * Copyright 2006 Freescale Semiconductor.
   7  *
   8  * Srikanth Srinivasan (srikanth.srinivasan@freescale.com)
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 /*
  30  * SBC8641D board configuration file
  31  *
  32  * Make sure you change the MAC address and other network params first,
  33  * search for CONFIG_ETHADDR, CONFIG_SERVERIP, etc in this file.
  34  */
  35
  36 #ifndef __CONFIG_H
  37 #define __CONFIG_H
  38
  39 /* High Level Configuration Options */
  40 #define CONFIG_MPC86xx          1       /* MPC86xx */
  41 #define CONFIG_MPC8641          1       /* MPC8641 specific */
  42 #define CONFIG_SBC8641D         1       /* SBC8641D board specific */
  43 #define CONFIG_NUM_CPUS         2       /* Number of CPUs in the system */
  44 #define CONFIG_LINUX_RESET_VEC  0x100   /* Reset vector used by Linux */
  45
  46 #ifdef RUN_DIAG
  47 #define CONFIG_SYS_DIAG_ADDR        0xff800000
  48 #endif
  49
  50 #define CONFIG_SYS_RESET_ADDRESS    0xfff00100
  51
  52 #define CONFIG_PCI              1       /* Enable PCIE */
  53 #define CONFIG_PCI1             1       /* PCIE controler 1 (slot 1) */
  54 #define CONFIG_PCI2             1       /* PCIE controler 2 (slot 2) */
  55 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  56 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  57
  58 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  59 #define CONFIG_ENV_OVERWRITE
  60
  61 #define CONFIG_HIGH_BATS        1       /* High BATs supported and enabled */
  62
  63 #undef CONFIG_SPD_EEPROM                /* Do not use SPD EEPROM for DDR setup*/
  64 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
  65 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
  66 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
  67 #define CONFIG_NUM_DDR_CONTROLLERS     2
  68 #define CACHE_LINE_INTERLEAVING         0x20000000
  69 #define PAGE_INTERLEAVING               0x21000000
  70 #define BANK_INTERLEAVING               0x22000000
  71 #define SUPER_BANK_INTERLEAVING         0x23000000
  72
  73
  74 #define CONFIG_ALTIVEC          1
  75
  76 /*
  77  * L2CR setup -- make sure this is right for your board!
  78  */
  79 #define CONFIG_SYS_L2
  80 #define L2_INIT         0
  81 #define L2_ENABLE       (L2CR_L2E)
  82
  83 #ifndef CONFIG_SYS_CLK_FREQ
  84 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0)
  85 #endif
  86
  87 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
  88
  89 #undef  CONFIG_SYS_DRAM_TEST                            /* memory test, takes time */
  90 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest region */
  91 #define CONFIG_SYS_MEMTEST_END          0x00400000
  92
  93 /*
  94  * Base addresses -- Note these are effective addresses where the
  95  * actual resources get mapped (not physical addresses)
  96  */
  97 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
  98 #define CONFIG_SYS_CCSRBAR              0xf8000000      /* relocated CCSRBAR */
  99 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
 100
 101 #define CONFIG_SYS_PCI1_ADDR            (CONFIG_SYS_CCSRBAR+0x8000)
 102 #define CONFIG_SYS_PCI2_ADDR            (CONFIG_SYS_CCSRBAR+0x9000)
 103
 104 /*
 105  * DDR Setup
 106  */
 107 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory */
 108 #define CONFIG_SYS_DDR_SDRAM_BASE2      0x10000000      /* DDR bank 2 */
 109 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 110 #define CONFIG_SYS_SDRAM_BASE2          CONFIG_SYS_DDR_SDRAM_BASE2
 111 #define CONFIG_VERY_BIG_RAM
 112
 113 #define MPC86xx_DDR_SDRAM_CLK_CNTL
 114
 115 #define CONFIG_NUM_DDR_CONTROLLERS      2
 116 #define CONFIG_DIMM_SLOTS_PER_CTLR      2
 117 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
 118
 119 #if defined(CONFIG_SPD_EEPROM)
 120     /*
 121      * Determine DDR configuration from I2C interface.
 122      */
 123     #define SPD_EEPROM_ADDRESS1         0x51            /* DDR DIMM */
 124     #define SPD_EEPROM_ADDRESS2         0x52            /* DDR DIMM */
 125     #define SPD_EEPROM_ADDRESS3         0x53            /* DDR DIMM */
 126     #define SPD_EEPROM_ADDRESS4         0x54            /* DDR DIMM */
 127
 128 #else
 129     /*
 130      * Manually set up DDR1 & DDR2 parameters
 131      */
 132
 133     #define CONFIG_SYS_SDRAM_SIZE       512             /* DDR is 512MB */
 134
 135     #define CONFIG_SYS_DDR_CS0_BNDS     0x0000000F
 136     #define CONFIG_SYS_DDR_CS1_BNDS     0x00000000
 137     #define CONFIG_SYS_DDR_CS2_BNDS     0x00000000
 138     #define CONFIG_SYS_DDR_CS3_BNDS     0x00000000
 139     #define CONFIG_SYS_DDR_CS0_CONFIG   0x80010102
 140     #define CONFIG_SYS_DDR_CS1_CONFIG   0x00000000
 141     #define CONFIG_SYS_DDR_CS2_CONFIG   0x00000000
 142     #define CONFIG_SYS_DDR_CS3_CONFIG   0x00000000
 143     #define CONFIG_SYS_DDR_TIMING_3 0x00000000
 144     #define CONFIG_SYS_DDR_TIMING_0     0x00220802
 145     #define CONFIG_SYS_DDR_TIMING_1     0x38377322
 146     #define CONFIG_SYS_DDR_TIMING_2     0x002040c7
 147     #define CONFIG_SYS_DDR_CFG_1A       0x43008008
 148     #define CONFIG_SYS_DDR_CFG_2        0x24401000
 149     #define CONFIG_SYS_DDR_MODE_1       0x23c00542
 150     #define CONFIG_SYS_DDR_MODE_2       0x00000000
 151     #define CONFIG_SYS_DDR_MODE_CTL     0x00000000
 152     #define CONFIG_SYS_DDR_INTERVAL     0x05080100
 153     #define CONFIG_SYS_DDR_DATA_INIT    0x00000000
 154     #define CONFIG_SYS_DDR_CLK_CTRL     0x03800000
 155     #define CONFIG_SYS_DDR_CFG_1B       0xC3008008
 156
 157     #define CONFIG_SYS_DDR2_CS0_BNDS    0x0010001F
 158     #define CONFIG_SYS_DDR2_CS1_BNDS    0x00000000
 159     #define CONFIG_SYS_DDR2_CS2_BNDS    0x00000000
 160     #define CONFIG_SYS_DDR2_CS3_BNDS    0x00000000
 161     #define CONFIG_SYS_DDR2_CS0_CONFIG  0x80010102
 162     #define CONFIG_SYS_DDR2_CS1_CONFIG  0x00000000
 163     #define CONFIG_SYS_DDR2_CS2_CONFIG  0x00000000
 164     #define CONFIG_SYS_DDR2_CS3_CONFIG  0x00000000
 165     #define CONFIG_SYS_DDR2_EXT_REFRESH 0x00000000
 166     #define CONFIG_SYS_DDR2_TIMING_0    0x00220802
 167     #define CONFIG_SYS_DDR2_TIMING_1    0x38377322
 168     #define CONFIG_SYS_DDR2_TIMING_2    0x002040c7
 169     #define CONFIG_SYS_DDR2_CFG_1A      0x43008008
 170     #define CONFIG_SYS_DDR2_CFG_2       0x24401000
 171     #define CONFIG_SYS_DDR2_MODE_1      0x23c00542
 172     #define CONFIG_SYS_DDR2_MODE_2      0x00000000
 173     #define CONFIG_SYS_DDR2_MODE_CTL    0x00000000
 174     #define CONFIG_SYS_DDR2_INTERVAL    0x05080100
 175     #define CONFIG_SYS_DDR2_DATA_INIT   0x00000000
 176     #define CONFIG_SYS_DDR2_CLK_CTRL    0x03800000
 177     #define CONFIG_SYS_DDR2_CFG_1B      0xC3008008
 178
 179
 180 #endif
 181
 182 /* #define CONFIG_ID_EEPROM     1
 183 #define ID_EEPROM_ADDR 0x57 */
 184
 185 /*
 186  * The SBC8641D contains 16MB flash space at ff000000.
 187  */
 188 #define CONFIG_SYS_FLASH_BASE      0xff000000  /* start of FLASH 16M */
 189
 190 /* Flash */
 191 #define CONFIG_SYS_BR0_PRELIM           0xff001001      /* port size 16bit */
 192 #define CONFIG_SYS_OR0_PRELIM           0xff006e65      /* 16MB Boot Flash area */
 193
 194 /* 64KB EEPROM */
 195 #define CONFIG_SYS_BR1_PRELIM           0xf0000801      /* port size 16bit */
 196 #define CONFIG_SYS_OR1_PRELIM           0xffff6e65      /* 64K EEPROM area */
 197
 198 /* EPLD - User switches, board id, LEDs */
 199 #define CONFIG_SYS_BR2_PRELIM           0xf1000801      /* port size 16bit */
 200 #define CONFIG_SYS_OR2_PRELIM           0xfff06e65      /* EPLD (switches, board ID, LEDs) area */
 201
 202 /* Local bus SDRAM 128MB */
 203 #define CONFIG_SYS_BR3_PRELIM           0xe0001861      /* port size ?bit */
 204 #define CONFIG_SYS_OR3_PRELIM           0xfc006cc0      /* 128MB local bus SDRAM area (1st half) */
 205 #define CONFIG_SYS_BR4_PRELIM           0xe4001861      /* port size ?bit */
 206 #define CONFIG_SYS_OR4_PRELIM           0xfc006cc0      /* 128MB local bus SDRAM area (2nd half) */
 207
 208 /* Disk on Chip (DOC) 128MB */
 209 #define CONFIG_SYS_BR5_PRELIM           0xe8001001      /* port size ?bit */
 210 #define CONFIG_SYS_OR5_PRELIM           0xf8006e65      /* 128MB local bus SDRAM area (2nd half) */
 211
 212 /* LCD */
 213 #define CONFIG_SYS_BR6_PRELIM           0xf4000801      /* port size ?bit */
 214 #define CONFIG_SYS_OR6_PRELIM           0xfff06e65      /* 128MB local bus SDRAM area (2nd half) */
 215
 216 /* Control logic & misc peripherals */
 217 #define CONFIG_SYS_BR7_PRELIM           0xf2000801      /* port size ?bit */
 218 #define CONFIG_SYS_OR7_PRELIM           0xfff06e65      /* 128MB local bus SDRAM area (2nd half) */
 219
 220 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
 221 #define CONFIG_SYS_MAX_FLASH_SECT       131             /* sectors per device */
 222
 223 #undef  CONFIG_SYS_FLASH_CHECKSUM
 224 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 225 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 226 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 227
 228 #define CONFIG_FLASH_CFI_DRIVER
 229 #define CONFIG_SYS_FLASH_CFI
 230 #define CONFIG_SYS_WRITE_SWAPPED_DATA
 231 #define CONFIG_SYS_FLASH_EMPTY_INFO
 232 #define CONFIG_SYS_FLASH_PROTECTION
 233
 234 #undef CONFIG_CLOCKS_IN_MHZ
 235
 236 #define CONFIG_L1_INIT_RAM
 237 #define CONFIG_SYS_INIT_RAM_LOCK        1
 238 #ifndef CONFIG_SYS_INIT_RAM_LOCK
 239 #define CONFIG_SYS_INIT_RAM_ADDR        0x0fd00000      /* Initial RAM address */
 240 #else
 241 #define CONFIG_SYS_INIT_RAM_ADDR        0xf8400000      /* Initial RAM address */
 242 #endif
 243 #define CONFIG_SYS_INIT_RAM_END 0x4000          /* End of used area in RAM */
 244
 245 #define CONFIG_SYS_GBL_DATA_SIZE        128             /* num bytes initial data */
 246 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 247 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 248
 249 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
 250 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
 251
 252 /* Serial Port */
 253 #define CONFIG_CONS_INDEX     1
 254 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 255 #define CONFIG_SYS_NS16550
 256 #define CONFIG_SYS_NS16550_SERIAL
 257 #define CONFIG_SYS_NS16550_REG_SIZE    1
 258 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 259
 260 #define CONFIG_SYS_BAUDRATE_TABLE  \
 261         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 262
 263 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
 264 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
 265
 266 /* Use the HUSH parser */
 267 #define CONFIG_SYS_HUSH_PARSER
 268 #ifdef  CONFIG_SYS_HUSH_PARSER
 269 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 270 #endif
 271
 272 /*
 273  * Pass open firmware flat tree to kernel
 274  */
 275 #define CONFIG_OF_LIBFDT                1
 276 #define CONFIG_OF_BOARD_SETUP           1
 277 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 278
 279 #define CONFIG_SYS_64BIT_VSPRINTF       1
 280 #define CONFIG_SYS_64BIT_STRTOUL        1
 281
 282 /*
 283  * I2C
 284  */
 285 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 286 #define CONFIG_HARD_I2C         /* I2C with hardware support*/
 287 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged */
 288 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 289 #define CONFIG_SYS_I2C_SLAVE            0x7F
 290 #define CONFIG_SYS_I2C_NOPROBES        {0x69}   /* Don't probe these addrs */
 291 #define CONFIG_SYS_I2C_OFFSET           0x3100
 292
 293 /*
 294  * RapidIO MMU
 295  */
 296 #define CONFIG_SYS_RIO_MEM_BASE 0xc0000000      /* base address */
 297 #define CONFIG_SYS_RIO_MEM_PHYS CONFIG_SYS_RIO_MEM_BASE
 298 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 128M */
 299
 300 /*
 301  * General PCI
 302  * Addresses are mapped 1-1.
 303  */
 304 #define CONFIG_SYS_PCI1_MEM_BASE        0x80000000
 305 #define CONFIG_SYS_PCI1_MEM_PHYS        CONFIG_SYS_PCI1_MEM_BASE
 306 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 307 #define CONFIG_SYS_PCI1_IO_BASE 0xe2000000
 308 #define CONFIG_SYS_PCI1_IO_PHYS CONFIG_SYS_PCI1_IO_BASE
 309 #define CONFIG_SYS_PCI1_IO_SIZE 0x1000000       /* 16M */
 310
 311 #define CONFIG_SYS_PCI2_MEM_BASE        0xa0000000
 312 #define CONFIG_SYS_PCI2_MEM_PHYS        CONFIG_SYS_PCI2_MEM_BASE
 313 #define CONFIG_SYS_PCI2_MEM_SIZE        0x10000000      /* 256M */
 314 #define CONFIG_SYS_PCI2_IO_BASE 0xe3000000
 315 #define CONFIG_SYS_PCI2_IO_PHYS CONFIG_SYS_PCI2_IO_BASE
 316 #define CONFIG_SYS_PCI2_IO_SIZE 0x1000000       /* 16M */
 317
 318 #if defined(CONFIG_PCI)
 319
 320 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 321
 322 #undef CONFIG_SYS_SCSI_SCAN_BUS_REVERSE
 323
 324 #define CONFIG_NET_MULTI
 325 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 326
 327 #undef CONFIG_EEPRO100
 328 #undef CONFIG_TULIP
 329
 330 #if !defined(CONFIG_PCI_PNP)
 331     #define PCI_ENET0_IOADDR    0xe0000000
 332     #define PCI_ENET0_MEMADDR   0xe0000000
 333     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 334 #endif
 335
 336 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 337
 338 #define CONFIG_DOS_PARTITION
 339 #undef CONFIG_SCSI_AHCI
 340
 341 #ifdef CONFIG_SCSI_AHCI
 342 #define CONFIG_SATA_ULI5288
 343 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
 344 #define CONFIG_SYS_SCSI_MAX_LUN 1
 345 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
 346 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
 347 #endif
 348
 349 #endif  /* CONFIG_PCI */
 350
 351 #if defined(CONFIG_TSEC_ENET)
 352
 353 #ifndef CONFIG_NET_MULTI
 354 #define CONFIG_NET_MULTI        1
 355 #endif
 356
 357 /* #define CONFIG_MII           1 */    /* MII PHY management */
 358
 359 #define CONFIG_TSEC1    1
 360 #define CONFIG_TSEC1_NAME       "eTSEC1"
 361 #define CONFIG_TSEC2    1
 362 #define CONFIG_TSEC2_NAME       "eTSEC2"
 363 #define CONFIG_TSEC3    1
 364 #define CONFIG_TSEC3_NAME       "eTSEC3"
 365 #define CONFIG_TSEC4    1
 366 #define CONFIG_TSEC4_NAME       "eTSEC4"
 367
 368 #define TSEC1_PHY_ADDR          0x1F
 369 #define TSEC2_PHY_ADDR          0x00
 370 #define TSEC3_PHY_ADDR          0x01
 371 #define TSEC4_PHY_ADDR          0x02
 372 #define TSEC1_PHYIDX            0
 373 #define TSEC2_PHYIDX            0
 374 #define TSEC3_PHYIDX            0
 375 #define TSEC4_PHYIDX            0
 376 #define TSEC1_FLAGS             TSEC_GIGABIT
 377 #define TSEC2_FLAGS             TSEC_GIGABIT
 378 #define TSEC3_FLAGS             TSEC_GIGABIT
 379 #define TSEC4_FLAGS             TSEC_GIGABIT
 380
 381 #define CONFIG_SYS_TBIPA_VALUE  0x1e    /* Set TBI address not to conflict with TSEC1_PHY_ADDR */
 382
 383 #define CONFIG_ETHPRIME         "eTSEC1"
 384
 385 #endif  /* CONFIG_TSEC_ENET */
 386
 387 /*
 388  * BAT0         2G     Cacheable, non-guarded
 389  * 0x0000_0000  2G     DDR
 390  */
 391 #define CONFIG_SYS_DBAT0L       (BATL_PP_RW | BATL_MEMCOHERENCE)
 392 #define CONFIG_SYS_DBAT0U       (BATU_BL_2G | BATU_VS | BATU_VP)
 393 #define CONFIG_SYS_IBAT0L       (BATL_PP_RW | BATL_MEMCOHERENCE )
 394 #define CONFIG_SYS_IBAT0U       CONFIG_SYS_DBAT0U
 395
 396 /*
 397  * BAT1         1G     Cache-inhibited, guarded
 398  * 0x8000_0000  512M   PCI-Express 1 Memory
 399  * 0xa000_0000  512M   PCI-Express 2 Memory
 400  *      Changed it for operating from 0xd0000000
 401  */
 402 #define CONFIG_SYS_DBAT1L       ( CONFIG_SYS_PCI1_MEM_BASE | BATL_PP_RW \
 403                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 404 #define CONFIG_SYS_DBAT1U       (CONFIG_SYS_PCI1_MEM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 405 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_PCI1_MEM_BASE | BATL_PP_RW | BATL_CACHEINHIBIT)
 406 #define CONFIG_SYS_IBAT1U       CONFIG_SYS_DBAT1U
 407
 408 /*
 409  * BAT2         512M   Cache-inhibited, guarded
 410  * 0xc000_0000  512M   RapidIO Memory
 411  */
 412 #define CONFIG_SYS_DBAT2L       (CONFIG_SYS_RIO_MEM_BASE | BATL_PP_RW \
 413                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 414 #define CONFIG_SYS_DBAT2U       (CONFIG_SYS_RIO_MEM_BASE | BATU_BL_512M | BATU_VS | BATU_VP)
 415 #define CONFIG_SYS_IBAT2L       (CONFIG_SYS_RIO_MEM_BASE | BATL_PP_RW | BATL_CACHEINHIBIT)
 416 #define CONFIG_SYS_IBAT2U       CONFIG_SYS_DBAT2U
 417
 418 /*
 419  * BAT3         4M     Cache-inhibited, guarded
 420  * 0xf800_0000  4M     CCSR
 421  */
 422 #define CONFIG_SYS_DBAT3L       ( CONFIG_SYS_CCSRBAR | BATL_PP_RW \
 423                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 424 #define CONFIG_SYS_DBAT3U       (CONFIG_SYS_CCSRBAR | BATU_BL_4M | BATU_VS | BATU_VP)
 425 #define CONFIG_SYS_IBAT3L       (CONFIG_SYS_CCSRBAR | BATL_PP_RW | BATL_CACHEINHIBIT)
 426 #define CONFIG_SYS_IBAT3U       CONFIG_SYS_DBAT3U
 427
 428 /*
 429  * BAT4         32M    Cache-inhibited, guarded
 430  * 0xe200_0000  16M    PCI-Express 1 I/O
 431  * 0xe300_0000  16M    PCI-Express 2 I/0
 432  *    Note that this is at 0xe0000000
 433  */
 434 #define CONFIG_SYS_DBAT4L       ( CONFIG_SYS_PCI1_IO_BASE | BATL_PP_RW \
 435                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 436 #define CONFIG_SYS_DBAT4U       (CONFIG_SYS_PCI1_IO_BASE | BATU_BL_32M | BATU_VS | BATU_VP)
 437 #define CONFIG_SYS_IBAT4L       (CONFIG_SYS_PCI1_IO_BASE | BATL_PP_RW | BATL_CACHEINHIBIT)
 438 #define CONFIG_SYS_IBAT4U       CONFIG_SYS_DBAT4U
 439
 440 /*
 441  * BAT5         128K   Cacheable, non-guarded
 442  * 0xe401_0000  128K   Init RAM for stack in the CPU DCache (no backing memory)
 443  */
 444 #define CONFIG_SYS_DBAT5L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_RW | BATL_MEMCOHERENCE)
 445 #define CONFIG_SYS_DBAT5U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 446 #define CONFIG_SYS_IBAT5L       CONFIG_SYS_DBAT5L
 447 #define CONFIG_SYS_IBAT5U       CONFIG_SYS_DBAT5U
 448
 449 /*
 450  * BAT6         32M    Cache-inhibited, guarded
 451  * 0xfe00_0000  32M    FLASH
 452  */
 453 #define CONFIG_SYS_DBAT6L       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATL_PP_RW \
 454                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 455 #define CONFIG_SYS_DBAT6U       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATU_BL_32M | BATU_VS | BATU_VP)
 456 #define CONFIG_SYS_IBAT6L       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATL_PP_RW | BATL_MEMCOHERENCE)
 457 #define CONFIG_SYS_IBAT6U       CONFIG_SYS_DBAT6U
 458
 459 #define CONFIG_SYS_DBAT7L       0x00000000
 460 #define CONFIG_SYS_DBAT7U       0x00000000
 461 #define CONFIG_SYS_IBAT7L       0x00000000
 462 #define CONFIG_SYS_IBAT7U       0x00000000
 463
 464 /*
 465  * Environment
 466  */
 467 #define CONFIG_ENV_IS_IN_FLASH  1
 468 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + 0x40000)
 469 #define CONFIG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
 470 #define CONFIG_ENV_SIZE         0x2000
 471
 472 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 473 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 474
 475 #include <config_cmd_default.h>
 476     #define CONFIG_CMD_PING
 477     #define CONFIG_CMD_I2C
 478     #define CONFIG_CMD_REGINFO
 479
 480 #if defined(CONFIG_PCI)
 481     #define CONFIG_CMD_PCI
 482 #endif
 483
 484 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 485
 486 /*
 487  * Miscellaneous configurable options
 488  */
 489 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 490 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 491 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 492
 493 #if defined(CONFIG_CMD_KGDB)
 494     #define CONFIG_SYS_CBSIZE   1024            /* Console I/O Buffer Size */
 495 #else
 496     #define CONFIG_SYS_CBSIZE   256             /* Console I/O Buffer Size */
 497 #endif
 498
 499 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 500 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 501 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 502 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 503
 504 /*
 505  * For booting Linux, the board info and command line data
 506  * have to be in the first 8 MB of memory, since this is
 507  * the maximum mapped by the Linux kernel during initialization.
 508  */
 509 #define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
 510
 511 /* Cache Configuration */
 512 #define CONFIG_SYS_DCACHE_SIZE          32768
 513 #define CONFIG_SYS_CACHELINE_SIZE       32
 514 #if defined(CONFIG_CMD_KGDB)
 515 #define CONFIG_SYS_CACHELINE_SHIFT      5       /*log base 2 of the above value*/
 516 #endif
 517
 518 /*
 519  * Internal Definitions
 520  *
 521  * Boot Flags
 522  */
 523 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 524 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 525
 526 #if defined(CONFIG_CMD_KGDB)
 527 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 528 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 529 #endif
 530
 531 /*
 532  * Environment Configuration
 533  */
 534
 535 /* The mac addresses for all ethernet interface */
 536 #if defined(CONFIG_TSEC_ENET)
 537 #define CONFIG_ETHADDR   02:E0:0C:00:00:01
 538 #define CONFIG_ETH1ADDR  02:E0:0C:00:01:FD
 539 #define CONFIG_ETH2ADDR  02:E0:0C:00:02:FD
 540 #define CONFIG_ETH3ADDR  02:E0:0C:00:03:FD
 541 #endif
 542
 543 #define CONFIG_HAS_ETH0         1
 544 #define CONFIG_HAS_ETH1         1
 545 #define CONFIG_HAS_ETH2         1
 546 #define CONFIG_HAS_ETH3         1
 547
 548 #define CONFIG_IPADDR           192.168.0.50
 549
 550 #define CONFIG_HOSTNAME         sbc8641d
 551 #define CONFIG_ROOTPATH         /opt/eldk/ppc_74xx
 552 #define CONFIG_BOOTFILE         uImage
 553
 554 #define CONFIG_SERVERIP         192.168.0.2
 555 #define CONFIG_GATEWAYIP        192.168.0.1
 556 #define CONFIG_NETMASK          255.255.255.0
 557
 558 /* default location for tftp and bootm */
 559 #define CONFIG_LOADADDR         1000000
 560
 561 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 562 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 563
 564 #define CONFIG_BAUDRATE 115200
 565
 566 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 567    "netdev=eth0\0"                                                      \
 568    "consoledev=ttyS0\0"                                                 \
 569    "ramdiskaddr=2000000\0"                                              \
 570    "ramdiskfile=uRamdisk\0"                                             \
 571    "dtbaddr=400000\0"                                                   \
 572    "dtbfile=sbc8641d.dtb\0"                                             \
 573    "en-wd=mw.b f8100010 0x08; echo -expect:- 08; md.b f8100010 1\0"     \
 574    "dis-wd=mw.b f8100010 0x00; echo -expect:- 00; md.b f8100010 1\0"    \
 575    "maxcpus=1"
 576
 577 #define CONFIG_NFSBOOTCOMMAND                                           \
 578    "setenv bootargs root=/dev/nfs rw "                                  \
 579       "nfsroot=$serverip:$rootpath "                                    \
 580       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 581       "console=$consoledev,$baudrate $othbootargs;"                     \
 582    "tftp $loadaddr $bootfile;"                                          \
 583    "tftp $dtbaddr $dtbfile;"                                            \
 584    "bootm $loadaddr - $dtbaddr"
 585
 586 #define CONFIG_RAMBOOTCOMMAND                                           \
 587    "setenv bootargs root=/dev/ram rw "                                  \
 588       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 589       "console=$consoledev,$baudrate $othbootargs;"                     \
 590    "tftp $ramdiskaddr $ramdiskfile;"                                    \
 591    "tftp $loadaddr $bootfile;"                                          \
 592    "tftp $dtbaddr $dtbfile;"                                            \
 593    "bootm $loadaddr $ramdiskaddr $dtbaddr"
 594
 595 #define CONFIG_FLASHBOOTCOMMAND                                         \
 596    "setenv bootargs root=/dev/ram rw "                                  \
 597       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 598       "console=$consoledev,$baudrate $othbootargs;"                     \
 599    "bootm ffd00000 ffb00000 ffa00000"
 600
 601 #define CONFIG_BOOTCOMMAND  CONFIG_FLASHBOOTCOMMAND
 602
 603 #endif  /* __CONFIG_H */