Add GPL-2.0+ SPDX-License-Identifier to source files
[platform/kernel/u-boot.git] / include / configs / sbc8641d.h
1 /*
2  * Copyright 2007 Wind River Systems <www.windriver.com>
3  * Copyright 2007 Embedded Specialties, Inc.
4  * Joe Hamman <joe.hamman@embeddedspecialties.com>
5  *
6  * Copyright 2006 Freescale Semiconductor.
7  *
8  * Srikanth Srinivasan (srikanth.srinivasan@freescale.com)
9  *
10  * SPDX-License-Identifier:     GPL-2.0+ 
11  */
12
13 /*
14  * SBC8641D board configuration file
15  *
16  * Make sure you change the MAC address and other network params first,
17  * search for CONFIG_ETHADDR, CONFIG_SERVERIP, etc in this file.
18  */
19
20 #ifndef __CONFIG_H
21 #define __CONFIG_H
22
23 /* High Level Configuration Options */
24 #define CONFIG_MPC86xx          1       /* MPC86xx */
25 #define CONFIG_MPC8641          1       /* MPC8641 specific */
26 #define CONFIG_SBC8641D         1       /* SBC8641D board specific */
27 #define CONFIG_MP               1       /* support multiple processors */
28 #define CONFIG_LINUX_RESET_VEC  0x100   /* Reset vector used by Linux */
29
30 #define CONFIG_SYS_TEXT_BASE    0xfff00000
31
32 #ifdef RUN_DIAG
33 #define CONFIG_SYS_DIAG_ADDR        0xff800000
34 #endif
35
36 #define CONFIG_SYS_RESET_ADDRESS    0xfff00100
37
38 /*
39  * virtual address to be used for temporary mappings.  There
40  * should be 128k free at this VA.
41  */
42 #define CONFIG_SYS_SCRATCH_VA   0xe8000000
43
44 #define CONFIG_SYS_SRIO
45 #define CONFIG_SRIO1                    /* SRIO port 1 */
46
47 #define CONFIG_PCI              1       /* Enable PCIE */
48 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
49 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
50 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
51 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
52 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
53
54 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
55 #define CONFIG_ENV_OVERWRITE
56
57 #define CONFIG_BAT_RW           1       /* Use common BAT rw code */
58 #define CONFIG_HIGH_BATS        1       /* High BATs supported and enabled */
59
60 #undef CONFIG_SPD_EEPROM                /* Do not use SPD EEPROM for DDR setup*/
61 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
62 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
63 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
64 #define CONFIG_NUM_DDR_CONTROLLERS     2
65 #define CACHE_LINE_INTERLEAVING         0x20000000
66 #define PAGE_INTERLEAVING               0x21000000
67 #define BANK_INTERLEAVING               0x22000000
68 #define SUPER_BANK_INTERLEAVING         0x23000000
69
70
71 #define CONFIG_ALTIVEC          1
72
73 /*
74  * L2CR setup -- make sure this is right for your board!
75  */
76 #define CONFIG_SYS_L2
77 #define L2_INIT         0
78 #define L2_ENABLE       (L2CR_L2E)
79
80 #ifndef CONFIG_SYS_CLK_FREQ
81 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0)
82 #endif
83
84 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
85
86 #undef  CONFIG_SYS_DRAM_TEST                            /* memory test, takes time */
87 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest region */
88 #define CONFIG_SYS_MEMTEST_END          0x00400000
89
90 /*
91  * Base addresses -- Note these are effective addresses where the
92  * actual resources get mapped (not physical addresses)
93  */
94 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
95 #define CONFIG_SYS_CCSRBAR              0xf8000000      /* relocated CCSRBAR */
96 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
97
98 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
99 #define CONFIG_SYS_CCSRBAR_PHYS_HIGH    0x0
100 #define CONFIG_SYS_CCSRBAR_PHYS         CONFIG_SYS_CCSRBAR_PHYS_LOW
101
102 /*
103  * DDR Setup
104  */
105 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory */
106 #define CONFIG_SYS_DDR_SDRAM_BASE2      0x10000000      /* DDR bank 2 */
107 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
108 #define CONFIG_SYS_SDRAM_BASE2          CONFIG_SYS_DDR_SDRAM_BASE2
109 #define CONFIG_SYS_MAX_DDR_BAT_SIZE     0x80000000      /* BAT mapping size */
110 #define CONFIG_VERY_BIG_RAM
111
112 #define CONFIG_NUM_DDR_CONTROLLERS      2
113 #define CONFIG_DIMM_SLOTS_PER_CTLR      2
114 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
115
116 #if defined(CONFIG_SPD_EEPROM)
117     /*
118      * Determine DDR configuration from I2C interface.
119      */
120     #define SPD_EEPROM_ADDRESS1         0x51            /* DDR DIMM */
121     #define SPD_EEPROM_ADDRESS2         0x52            /* DDR DIMM */
122     #define SPD_EEPROM_ADDRESS3         0x53            /* DDR DIMM */
123     #define SPD_EEPROM_ADDRESS4         0x54            /* DDR DIMM */
124
125 #else
126     /*
127      * Manually set up DDR1 & DDR2 parameters
128      */
129
130     #define CONFIG_SYS_SDRAM_SIZE       512             /* DDR is 512MB */
131
132     #define CONFIG_SYS_DDR_CS0_BNDS     0x0000000F
133     #define CONFIG_SYS_DDR_CS1_BNDS     0x00000000
134     #define CONFIG_SYS_DDR_CS2_BNDS     0x00000000
135     #define CONFIG_SYS_DDR_CS3_BNDS     0x00000000
136     #define CONFIG_SYS_DDR_CS0_CONFIG   0x80010102
137     #define CONFIG_SYS_DDR_CS1_CONFIG   0x00000000
138     #define CONFIG_SYS_DDR_CS2_CONFIG   0x00000000
139     #define CONFIG_SYS_DDR_CS3_CONFIG   0x00000000
140     #define CONFIG_SYS_DDR_TIMING_3 0x00000000
141     #define CONFIG_SYS_DDR_TIMING_0     0x00220802
142     #define CONFIG_SYS_DDR_TIMING_1     0x38377322
143     #define CONFIG_SYS_DDR_TIMING_2     0x002040c7
144     #define CONFIG_SYS_DDR_CFG_1A       0x43008008
145     #define CONFIG_SYS_DDR_CFG_2        0x24401000
146     #define CONFIG_SYS_DDR_MODE_1       0x23c00542
147     #define CONFIG_SYS_DDR_MODE_2       0x00000000
148     #define CONFIG_SYS_DDR_MODE_CTL     0x00000000
149     #define CONFIG_SYS_DDR_INTERVAL     0x05080100
150     #define CONFIG_SYS_DDR_DATA_INIT    0x00000000
151     #define CONFIG_SYS_DDR_CLK_CTRL     0x03800000
152     #define CONFIG_SYS_DDR_CFG_1B       0xC3008008
153
154     #define CONFIG_SYS_DDR2_CS0_BNDS    0x0010001F
155     #define CONFIG_SYS_DDR2_CS1_BNDS    0x00000000
156     #define CONFIG_SYS_DDR2_CS2_BNDS    0x00000000
157     #define CONFIG_SYS_DDR2_CS3_BNDS    0x00000000
158     #define CONFIG_SYS_DDR2_CS0_CONFIG  0x80010102
159     #define CONFIG_SYS_DDR2_CS1_CONFIG  0x00000000
160     #define CONFIG_SYS_DDR2_CS2_CONFIG  0x00000000
161     #define CONFIG_SYS_DDR2_CS3_CONFIG  0x00000000
162     #define CONFIG_SYS_DDR2_EXT_REFRESH 0x00000000
163     #define CONFIG_SYS_DDR2_TIMING_0    0x00220802
164     #define CONFIG_SYS_DDR2_TIMING_1    0x38377322
165     #define CONFIG_SYS_DDR2_TIMING_2    0x002040c7
166     #define CONFIG_SYS_DDR2_CFG_1A      0x43008008
167     #define CONFIG_SYS_DDR2_CFG_2       0x24401000
168     #define CONFIG_SYS_DDR2_MODE_1      0x23c00542
169     #define CONFIG_SYS_DDR2_MODE_2      0x00000000
170     #define CONFIG_SYS_DDR2_MODE_CTL    0x00000000
171     #define CONFIG_SYS_DDR2_INTERVAL    0x05080100
172     #define CONFIG_SYS_DDR2_DATA_INIT   0x00000000
173     #define CONFIG_SYS_DDR2_CLK_CTRL    0x03800000
174     #define CONFIG_SYS_DDR2_CFG_1B      0xC3008008
175
176
177 #endif
178
179 /* #define CONFIG_ID_EEPROM     1
180 #define ID_EEPROM_ADDR 0x57 */
181
182 /*
183  * The SBC8641D contains 16MB flash space at ff000000.
184  */
185 #define CONFIG_SYS_FLASH_BASE      0xff000000  /* start of FLASH 16M */
186
187 /* Flash */
188 #define CONFIG_SYS_BR0_PRELIM           0xff001001      /* port size 16bit */
189 #define CONFIG_SYS_OR0_PRELIM           0xff006e65      /* 16MB Boot Flash area */
190
191 /* 64KB EEPROM */
192 #define CONFIG_SYS_BR1_PRELIM           0xf0000801      /* port size 16bit */
193 #define CONFIG_SYS_OR1_PRELIM           0xffff6e65      /* 64K EEPROM area */
194
195 /* EPLD - User switches, board id, LEDs */
196 #define CONFIG_SYS_BR2_PRELIM           0xf1000801      /* port size 16bit */
197 #define CONFIG_SYS_OR2_PRELIM           0xfff06e65      /* EPLD (switches, board ID, LEDs) area */
198
199 /* Local bus SDRAM 128MB */
200 #define CONFIG_SYS_BR3_PRELIM           0xe0001861      /* port size ?bit */
201 #define CONFIG_SYS_OR3_PRELIM           0xfc006cc0      /* 128MB local bus SDRAM area (1st half) */
202 #define CONFIG_SYS_BR4_PRELIM           0xe4001861      /* port size ?bit */
203 #define CONFIG_SYS_OR4_PRELIM           0xfc006cc0      /* 128MB local bus SDRAM area (2nd half) */
204
205 /* Disk on Chip (DOC) 128MB */
206 #define CONFIG_SYS_BR5_PRELIM           0xe8001001      /* port size ?bit */
207 #define CONFIG_SYS_OR5_PRELIM           0xf8006e65      /* 128MB local bus SDRAM area (2nd half) */
208
209 /* LCD */
210 #define CONFIG_SYS_BR6_PRELIM           0xf4000801      /* port size ?bit */
211 #define CONFIG_SYS_OR6_PRELIM           0xfff06e65      /* 128MB local bus SDRAM area (2nd half) */
212
213 /* Control logic & misc peripherals */
214 #define CONFIG_SYS_BR7_PRELIM           0xf2000801      /* port size ?bit */
215 #define CONFIG_SYS_OR7_PRELIM           0xfff06e65      /* 128MB local bus SDRAM area (2nd half) */
216
217 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
218 #define CONFIG_SYS_MAX_FLASH_SECT       131             /* sectors per device */
219
220 #undef  CONFIG_SYS_FLASH_CHECKSUM
221 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
222 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
223 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
224 #define CONFIG_SYS_MONITOR_BASE_EARLY   0xfff00000      /* early monitor loc */
225
226 #define CONFIG_FLASH_CFI_DRIVER
227 #define CONFIG_SYS_FLASH_CFI
228 #define CONFIG_SYS_WRITE_SWAPPED_DATA
229 #define CONFIG_SYS_FLASH_EMPTY_INFO
230 #define CONFIG_SYS_FLASH_PROTECTION
231
232 #undef CONFIG_CLOCKS_IN_MHZ
233
234 #define CONFIG_SYS_INIT_RAM_LOCK        1
235 #ifndef CONFIG_SYS_INIT_RAM_LOCK
236 #define CONFIG_SYS_INIT_RAM_ADDR        0x0fd00000      /* Initial RAM address */
237 #else
238 #define CONFIG_SYS_INIT_RAM_ADDR        0xf8400000      /* Initial RAM address */
239 #endif
240 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
241
242 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
243 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
244
245 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
246 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
247
248 /* Serial Port */
249 #define CONFIG_CONS_INDEX     1
250 #define CONFIG_SYS_NS16550
251 #define CONFIG_SYS_NS16550_SERIAL
252 #define CONFIG_SYS_NS16550_REG_SIZE    1
253 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
254
255 #define CONFIG_SYS_BAUDRATE_TABLE  \
256         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
257
258 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
259 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
260
261 /* Use the HUSH parser */
262 #define CONFIG_SYS_HUSH_PARSER
263 #ifdef  CONFIG_SYS_HUSH_PARSER
264 #endif
265
266 /*
267  * Pass open firmware flat tree to kernel
268  */
269 #define CONFIG_OF_LIBFDT                1
270 #define CONFIG_OF_BOARD_SETUP           1
271 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
272
273 /*
274  * I2C
275  */
276 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
277 #define CONFIG_HARD_I2C         /* I2C with hardware support*/
278 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged */
279 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
280 #define CONFIG_SYS_I2C_SLAVE            0x7F
281 #define CONFIG_SYS_I2C_NOPROBES        {0x69}   /* Don't probe these addrs */
282 #define CONFIG_SYS_I2C_OFFSET           0x3100
283
284 /*
285  * RapidIO MMU
286  */
287 #define CONFIG_SYS_SRIO1_MEM_BASE       0xc0000000      /* base address */
288 #define CONFIG_SYS_SRIO1_MEM_PHYS       CONFIG_SYS_SRIO1_MEM_BASE
289 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 128M */
290
291 /*
292  * General PCI
293  * Addresses are mapped 1-1.
294  */
295 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
296 #define CONFIG_SYS_PCIE1_MEM_PHYS       CONFIG_SYS_PCIE1_MEM_BUS
297 #define CONFIG_SYS_PCIE1_MEM_VIRT       CONFIG_SYS_PCIE1_MEM_BUS
298 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
299 #define CONFIG_SYS_PCIE1_IO_BUS         0xe2000000
300 #define CONFIG_SYS_PCIE1_IO_PHYS        CONFIG_SYS_PCIE1_IO_BUS
301 #define CONFIG_SYS_PCIE1_IO_VIRT        CONFIG_SYS_PCIE1_IO_BUS
302 #define CONFIG_SYS_PCIE1_IO_SIZE        0x1000000       /* 16M */
303
304 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
305 #define CONFIG_SYS_PCIE2_MEM_PHYS       CONFIG_SYS_PCIE2_MEM_BUS
306 #define CONFIG_SYS_PCIE2_MEM_VIRT       CONFIG_SYS_PCIE2_MEM_BUS
307 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x10000000      /* 256M */
308 #define CONFIG_SYS_PCIE2_IO_BUS         0xe3000000
309 #define CONFIG_SYS_PCIE2_IO_PHYS        CONFIG_SYS_PCIE2_IO_BUS
310 #define CONFIG_SYS_PCIE2_IO_VIRT        CONFIG_SYS_PCIE2_IO_BUS
311 #define CONFIG_SYS_PCIE2_IO_SIZE        0x1000000       /* 16M */
312
313 #if defined(CONFIG_PCI)
314
315 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
316
317 #undef CONFIG_SYS_SCSI_SCAN_BUS_REVERSE
318
319 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
320
321 #undef CONFIG_EEPRO100
322 #undef CONFIG_TULIP
323
324 #if !defined(CONFIG_PCI_PNP)
325     #define PCI_ENET0_IOADDR    0xe0000000
326     #define PCI_ENET0_MEMADDR   0xe0000000
327     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
328 #endif
329
330 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
331
332 #define CONFIG_DOS_PARTITION
333 #undef CONFIG_SCSI_AHCI
334
335 #ifdef CONFIG_SCSI_AHCI
336 #define CONFIG_SATA_ULI5288
337 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
338 #define CONFIG_SYS_SCSI_MAX_LUN 1
339 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
340 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
341 #endif
342
343 #endif  /* CONFIG_PCI */
344
345 #if defined(CONFIG_TSEC_ENET)
346
347 /* #define CONFIG_MII           1 */    /* MII PHY management */
348
349 #define CONFIG_TSEC1    1
350 #define CONFIG_TSEC1_NAME       "eTSEC1"
351 #define CONFIG_TSEC2    1
352 #define CONFIG_TSEC2_NAME       "eTSEC2"
353 #define CONFIG_TSEC3    1
354 #define CONFIG_TSEC3_NAME       "eTSEC3"
355 #define CONFIG_TSEC4    1
356 #define CONFIG_TSEC4_NAME       "eTSEC4"
357
358 #define TSEC1_PHY_ADDR          0x1F
359 #define TSEC2_PHY_ADDR          0x00
360 #define TSEC3_PHY_ADDR          0x01
361 #define TSEC4_PHY_ADDR          0x02
362 #define TSEC1_PHYIDX            0
363 #define TSEC2_PHYIDX            0
364 #define TSEC3_PHYIDX            0
365 #define TSEC4_PHYIDX            0
366 #define TSEC1_FLAGS             TSEC_GIGABIT
367 #define TSEC2_FLAGS             TSEC_GIGABIT
368 #define TSEC3_FLAGS             TSEC_GIGABIT
369 #define TSEC4_FLAGS             TSEC_GIGABIT
370
371 #define CONFIG_SYS_TBIPA_VALUE  0x1e    /* Set TBI address not to conflict with TSEC1_PHY_ADDR */
372
373 #define CONFIG_ETHPRIME         "eTSEC1"
374
375 #endif  /* CONFIG_TSEC_ENET */
376
377 /*
378  * BAT0         2G     Cacheable, non-guarded
379  * 0x0000_0000  2G     DDR
380  */
381 #define CONFIG_SYS_DBAT0L       (BATL_PP_RW | BATL_MEMCOHERENCE)
382 #define CONFIG_SYS_DBAT0U       (BATU_BL_2G | BATU_VS | BATU_VP)
383 #define CONFIG_SYS_IBAT0L       (BATL_PP_RW | BATL_MEMCOHERENCE )
384 #define CONFIG_SYS_IBAT0U       CONFIG_SYS_DBAT0U
385
386 /*
387  * BAT1         1G     Cache-inhibited, guarded
388  * 0x8000_0000  512M   PCI-Express 1 Memory
389  * 0xa000_0000  512M   PCI-Express 2 Memory
390  *      Changed it for operating from 0xd0000000
391  */
392 #define CONFIG_SYS_DBAT1L       ( CONFIG_SYS_PCIE1_MEM_PHYS | BATL_PP_RW \
393                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
394 #define CONFIG_SYS_DBAT1U       (CONFIG_SYS_PCIE1_MEM_VIRT | BATU_BL_256M | BATU_VS | BATU_VP)
395 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_PCIE1_MEM_PHYS | BATL_PP_RW | BATL_CACHEINHIBIT)
396 #define CONFIG_SYS_IBAT1U       CONFIG_SYS_DBAT1U
397
398 /*
399  * BAT2         512M   Cache-inhibited, guarded
400  * 0xc000_0000  512M   RapidIO Memory
401  */
402 #define CONFIG_SYS_DBAT2L       (CONFIG_SYS_SRIO1_MEM_BASE | BATL_PP_RW \
403                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
404 #define CONFIG_SYS_DBAT2U       (CONFIG_SYS_SRIO1_MEM_BASE | BATU_BL_512M | BATU_VS | BATU_VP)
405 #define CONFIG_SYS_IBAT2L       (CONFIG_SYS_SRIO1_MEM_BASE | BATL_PP_RW | BATL_CACHEINHIBIT)
406 #define CONFIG_SYS_IBAT2U       CONFIG_SYS_DBAT2U
407
408 /*
409  * BAT3         4M     Cache-inhibited, guarded
410  * 0xf800_0000  4M     CCSR
411  */
412 #define CONFIG_SYS_DBAT3L       ( CONFIG_SYS_CCSRBAR | BATL_PP_RW \
413                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
414 #define CONFIG_SYS_DBAT3U       (CONFIG_SYS_CCSRBAR | BATU_BL_4M | BATU_VS | BATU_VP)
415 #define CONFIG_SYS_IBAT3L       (CONFIG_SYS_CCSRBAR | BATL_PP_RW | BATL_CACHEINHIBIT)
416 #define CONFIG_SYS_IBAT3U       CONFIG_SYS_DBAT3U
417
418 #if (CONFIG_SYS_CCSRBAR_DEFAULT != CONFIG_SYS_CCSRBAR)
419 #define CONFIG_SYS_CCSR_DEFAULT_DBATL (CONFIG_SYS_CCSRBAR_DEFAULT \
420                                        | BATL_PP_RW | BATL_CACHEINHIBIT \
421                                        | BATL_GUARDEDSTORAGE)
422 #define CONFIG_SYS_CCSR_DEFAULT_DBATU (CONFIG_SYS_CCSRBAR_DEFAULT \
423                                        | BATU_BL_1M | BATU_VS | BATU_VP)
424 #define CONFIG_SYS_CCSR_DEFAULT_IBATL (CONFIG_SYS_CCSRBAR_DEFAULT \
425                                        | BATL_PP_RW | BATL_CACHEINHIBIT)
426 #define CONFIG_SYS_CCSR_DEFAULT_IBATU CONFIG_SYS_CCSR_DEFAULT_DBATU
427 #endif
428
429 /*
430  * BAT4         32M    Cache-inhibited, guarded
431  * 0xe200_0000  16M    PCI-Express 1 I/O
432  * 0xe300_0000  16M    PCI-Express 2 I/0
433  *    Note that this is at 0xe0000000
434  */
435 #define CONFIG_SYS_DBAT4L       ( CONFIG_SYS_PCIE1_IO_PHYS | BATL_PP_RW \
436                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
437 #define CONFIG_SYS_DBAT4U       (CONFIG_SYS_PCIE1_IO_VIRT | BATU_BL_32M | BATU_VS | BATU_VP)
438 #define CONFIG_SYS_IBAT4L       (CONFIG_SYS_PCIE1_IO_PHYS | BATL_PP_RW | BATL_CACHEINHIBIT)
439 #define CONFIG_SYS_IBAT4U       CONFIG_SYS_DBAT4U
440
441 /*
442  * BAT5         128K   Cacheable, non-guarded
443  * 0xe401_0000  128K   Init RAM for stack in the CPU DCache (no backing memory)
444  */
445 #define CONFIG_SYS_DBAT5L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_RW | BATL_MEMCOHERENCE)
446 #define CONFIG_SYS_DBAT5U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
447 #define CONFIG_SYS_IBAT5L       CONFIG_SYS_DBAT5L
448 #define CONFIG_SYS_IBAT5U       CONFIG_SYS_DBAT5U
449
450 /*
451  * BAT6         32M    Cache-inhibited, guarded
452  * 0xfe00_0000  32M    FLASH
453  */
454 #define CONFIG_SYS_DBAT6L       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATL_PP_RW \
455                         | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
456 #define CONFIG_SYS_DBAT6U       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATU_BL_32M | BATU_VS | BATU_VP)
457 #define CONFIG_SYS_IBAT6L       ((CONFIG_SYS_FLASH_BASE & 0xfe000000) | BATL_PP_RW | BATL_MEMCOHERENCE)
458 #define CONFIG_SYS_IBAT6U       CONFIG_SYS_DBAT6U
459
460 /* Map the last 1M of flash where we're running from reset */
461 #define CONFIG_SYS_DBAT6L_EARLY (CONFIG_SYS_MONITOR_BASE_EARLY | BATL_PP_RW \
462                                  | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
463 #define CONFIG_SYS_DBAT6U_EARLY (CONFIG_SYS_TEXT_BASE | BATU_BL_1M | BATU_VS | BATU_VP)
464 #define CONFIG_SYS_IBAT6L_EARLY (CONFIG_SYS_MONITOR_BASE_EARLY | BATL_PP_RW \
465                                  | BATL_MEMCOHERENCE)
466 #define CONFIG_SYS_IBAT6U_EARLY CONFIG_SYS_DBAT6U_EARLY
467
468 #define CONFIG_SYS_DBAT7L       0x00000000
469 #define CONFIG_SYS_DBAT7U       0x00000000
470 #define CONFIG_SYS_IBAT7L       0x00000000
471 #define CONFIG_SYS_IBAT7U       0x00000000
472
473 /*
474  * Environment
475  */
476 #define CONFIG_ENV_IS_IN_FLASH  1
477 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + 0x40000)
478 #define CONFIG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
479 #define CONFIG_ENV_SIZE         0x2000
480
481 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
482 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
483
484 #include <config_cmd_default.h>
485     #define CONFIG_CMD_PING
486     #define CONFIG_CMD_I2C
487     #define CONFIG_CMD_REGINFO
488
489 #if defined(CONFIG_PCI)
490     #define CONFIG_CMD_PCI
491 #endif
492
493 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
494
495 /*
496  * Miscellaneous configurable options
497  */
498 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
499 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
500 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
501
502 #if defined(CONFIG_CMD_KGDB)
503     #define CONFIG_SYS_CBSIZE   1024            /* Console I/O Buffer Size */
504 #else
505     #define CONFIG_SYS_CBSIZE   256             /* Console I/O Buffer Size */
506 #endif
507
508 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
509 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
510 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
511 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
512
513 /*
514  * For booting Linux, the board info and command line data
515  * have to be in the first 8 MB of memory, since this is
516  * the maximum mapped by the Linux kernel during initialization.
517  */
518 #define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
519
520 /* Cache Configuration */
521 #define CONFIG_SYS_DCACHE_SIZE          32768
522 #define CONFIG_SYS_CACHELINE_SIZE       32
523 #if defined(CONFIG_CMD_KGDB)
524 #define CONFIG_SYS_CACHELINE_SHIFT      5       /*log base 2 of the above value*/
525 #endif
526
527 #if defined(CONFIG_CMD_KGDB)
528 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
529 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
530 #endif
531
532 /*
533  * Environment Configuration
534  */
535
536 /* The mac addresses for all ethernet interface */
537 #if defined(CONFIG_TSEC_ENET)
538 #define CONFIG_ETHADDR   02:E0:0C:00:00:01
539 #define CONFIG_ETH1ADDR  02:E0:0C:00:01:FD
540 #define CONFIG_ETH2ADDR  02:E0:0C:00:02:FD
541 #define CONFIG_ETH3ADDR  02:E0:0C:00:03:FD
542 #endif
543
544 #define CONFIG_HAS_ETH0         1
545 #define CONFIG_HAS_ETH1         1
546 #define CONFIG_HAS_ETH2         1
547 #define CONFIG_HAS_ETH3         1
548
549 #define CONFIG_IPADDR           192.168.0.50
550
551 #define CONFIG_HOSTNAME         sbc8641d
552 #define CONFIG_ROOTPATH         "/opt/eldk/ppc_74xx"
553 #define CONFIG_BOOTFILE         "uImage"
554
555 #define CONFIG_SERVERIP         192.168.0.2
556 #define CONFIG_GATEWAYIP        192.168.0.1
557 #define CONFIG_NETMASK          255.255.255.0
558
559 /* default location for tftp and bootm */
560 #define CONFIG_LOADADDR         1000000
561
562 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
563 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
564
565 #define CONFIG_BAUDRATE 115200
566
567 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
568    "netdev=eth0\0"                                                      \
569    "consoledev=ttyS0\0"                                                 \
570    "ramdiskaddr=2000000\0"                                              \
571    "ramdiskfile=uRamdisk\0"                                             \
572    "dtbaddr=400000\0"                                                   \
573    "dtbfile=sbc8641d.dtb\0"                                             \
574    "en-wd=mw.b f8100010 0x08; echo -expect:- 08; md.b f8100010 1\0"     \
575    "dis-wd=mw.b f8100010 0x00; echo -expect:- 00; md.b f8100010 1\0"    \
576    "maxcpus=1"
577
578 #define CONFIG_NFSBOOTCOMMAND                                           \
579    "setenv bootargs root=/dev/nfs rw "                                  \
580       "nfsroot=$serverip:$rootpath "                                    \
581       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
582       "console=$consoledev,$baudrate $othbootargs;"                     \
583    "tftp $loadaddr $bootfile;"                                          \
584    "tftp $dtbaddr $dtbfile;"                                            \
585    "bootm $loadaddr - $dtbaddr"
586
587 #define CONFIG_RAMBOOTCOMMAND                                           \
588    "setenv bootargs root=/dev/ram rw "                                  \
589       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
590       "console=$consoledev,$baudrate $othbootargs;"                     \
591    "tftp $ramdiskaddr $ramdiskfile;"                                    \
592    "tftp $loadaddr $bootfile;"                                          \
593    "tftp $dtbaddr $dtbfile;"                                            \
594    "bootm $loadaddr $ramdiskaddr $dtbaddr"
595
596 #define CONFIG_FLASHBOOTCOMMAND                                         \
597    "setenv bootargs root=/dev/ram rw "                                  \
598       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
599       "console=$consoledev,$baudrate $othbootargs;"                     \
600    "bootm ffd00000 ffb00000 ffa00000"
601
602 #define CONFIG_BOOTCOMMAND  CONFIG_FLASHBOOTCOMMAND
603
604 #endif  /* __CONFIG_H */