Merge tag 'mips-pull-2020-06-29' of https://gitlab.denx.de/u-boot/custodians/u-boot...
[platform/kernel/u-boot.git] / include / configs / sbc8548.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2007,2009 Wind River Systems <www.windriver.com>
4  * Copyright 2007 Embedded Specialties, Inc.
5  * Copyright 2004, 2007 Freescale Semiconductor.
6  */
7
8 /*
9  * sbc8548 board configuration file
10  * Please refer to board/sbc8548/README for more info.
11  */
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 #include <linux/stringify.h>
16
17 /*
18  * Top level Makefile configuration choices
19  */
20 #ifdef CONFIG_PCI
21 #define CONFIG_PCI_INDIRECT_BRIDGE
22 #define CONFIG_PCI1
23 #endif
24
25 #ifdef CONFIG_66
26 #define CONFIG_SYS_CLK_DIV 1
27 #endif
28
29 #ifdef CONFIG_33
30 #define CONFIG_SYS_CLK_DIV 2
31 #endif
32
33 #ifdef CONFIG_PCIE
34 #define CONFIG_PCIE1
35 #endif
36
37 /*
38  * High Level Configuration Options
39  */
40
41 /*
42  * If you want to boot from the SODIMM flash, instead of the soldered
43  * on flash, set this, and change JP12, SW2:8 accordingly.
44  */
45 #undef CONFIG_SYS_ALT_BOOT
46
47 #undef CONFIG_RIO
48
49 #ifdef CONFIG_PCI
50 #define CONFIG_FSL_PCI_INIT             /* Use common FSL init code */
51 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
52 #endif
53
54 #define CONFIG_ENV_OVERWRITE
55
56 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
57
58 /*
59  * Below assumes that CCB:SYSCLK remains unchanged at 6:1 via SW2:[1-4]
60  */
61 #ifndef CONFIG_SYS_CLK_DIV
62 #define CONFIG_SYS_CLK_DIV      1       /* 2, if 33MHz PCI card installed */
63 #endif
64 #define CONFIG_SYS_CLK_FREQ     (66000000 / CONFIG_SYS_CLK_DIV)
65
66 /*
67  * These can be toggled for performance analysis, otherwise use default.
68  */
69 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
70 #define CONFIG_BTB                      /* toggle branch predition */
71
72 /*
73  * Only possible on E500 Version 2 or newer cores.
74  */
75 #define CONFIG_ENABLE_36BIT_PHYS        1
76
77 #undef  CONFIG_SYS_DRAM_TEST                    /* memory test, takes time */
78
79 #define CONFIG_SYS_CCSRBAR              0xe0000000
80 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
81
82 /* DDR Setup */
83 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
84 /*
85  * A hardware errata caused the LBC SDRAM SPD and the DDR2 SPD
86  * to collide, meaning you couldn't reliably read either. So
87  * physically remove the LBC PC100 SDRAM module from the board
88  * before enabling the two SPD options below, or check that you
89  * have the hardware fix on your board via "i2c probe" and looking
90  * for a device at 0x53.
91  */
92 #undef CONFIG_SPD_EEPROM                /* Use SPD EEPROM for DDR setup */
93 #undef CONFIG_DDR_SPD
94
95 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
96 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
97
98 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
99 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
100 #define CONFIG_VERY_BIG_RAM
101
102 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
103 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
104
105 /*
106  * The hardware fix for the I2C address collision puts the DDR
107  * SPD at 0x53, but if we are running on an older board w/o the
108  * fix, it will still be at 0x51.  We check 0x53 1st.
109  */
110 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
111 #define ALT_SPD_EEPROM_ADDRESS  0x53    /* CTLR 0 DIMM 0 */
112
113 /*
114  * Make sure required options are set
115  */
116 #ifndef CONFIG_SPD_EEPROM
117         #define CONFIG_SYS_SDRAM_SIZE   256             /* DDR is 256MB */
118         #define CONFIG_SYS_DDR_CONTROL  0xc300c000
119 #endif
120
121 /*
122  * FLASH on the Local Bus
123  * Two banks, one 8MB the other 64MB, using the CFI driver.
124  * JP12+SW2.8 are used to swap CS0 and CS6, defaults are to have
125  * CS0 the 8MB boot flash, and CS6 the 64MB flash.
126  *
127  *      Default:
128  *      ec00_0000       efff_ffff       64MB SODIMM
129  *      ff80_0000       ffff_ffff       8MB soldered flash
130  *
131  *      Alternate:
132  *      ef80_0000       efff_ffff       8MB soldered flash
133  *      fc00_0000       ffff_ffff       64MB SODIMM
134  *
135  * BR0_8M:
136  *    Base address 0 = 0xff80_0000 = BR0[0:16] = 1111 1111 1000 0000 0
137  *    Port Size = 8 bits = BRx[19:20] = 01
138  *    Use GPCM = BRx[24:26] = 000
139  *    Valid = BRx[31] = 1
140  *
141  * BR0_64M:
142  *    Base address 0 = 0xfc00_0000 = BR0[0:16] = 1111 1100 0000 0000 0
143  *    Port Size = 32 bits = BRx[19:20] = 11
144  *
145  * 0    4    8    12   16   20   24   28
146  * 1111 1111 1000 0000 0000 1000 0000 0001 = ff800801    BR0_8M
147  * 1111 1100 0000 0000 0001 1000 0000 0001 = fc001801    BR0_64M
148  */
149 #define CONFIG_SYS_BR0_8M       0xff800801
150 #define CONFIG_SYS_BR0_64M      0xfc001801
151
152 /*
153  * BR6_8M:
154  *    Base address 6 = 0xef80_0000 = BR6[0:16] = 1110 1111 1000 0000 0
155  *    Port Size = 8 bits = BRx[19:20] = 01
156  *    Use GPCM = BRx[24:26] = 000
157  *    Valid = BRx[31] = 1
158
159  * BR6_64M:
160  *    Base address 6 = 0xec00_0000 = BR6[0:16] = 1110 1100 0000 0000 0
161  *    Port Size = 32 bits = BRx[19:20] = 11
162  *
163  * 0    4    8    12   16   20   24   28
164  * 1110 1111 1000 0000 0000 1000 0000 0001 = ef800801    BR6_8M
165  * 1110 1100 0000 0000 0001 1000 0000 0001 = ec001801    BR6_64M
166  */
167 #define CONFIG_SYS_BR6_8M       0xef800801
168 #define CONFIG_SYS_BR6_64M      0xec001801
169
170 /*
171  * OR0_8M:
172  *    Addr Mask = 8M = OR1[0:16] = 1111 1111 1000 0000 0
173  *    XAM = OR0[17:18] = 11
174  *    CSNT = OR0[20] = 1
175  *    ACS = half cycle delay = OR0[21:22] = 11
176  *    SCY = 6 = OR0[24:27] = 0110
177  *    TRLX = use relaxed timing = OR0[29] = 1
178  *    EAD = use external address latch delay = OR0[31] = 1
179  *
180  * OR0_64M:
181  *    Addr Mask = 64M = OR1[0:16] = 1111 1100 0000 0000 0
182  *
183  *
184  * 0    4    8    12   16   20   24   28
185  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    OR0_8M
186  * 1111 1100 0000 0000 0110 1110 0110 0101 = fc006e65    OR0_64M
187  */
188 #define CONFIG_SYS_OR0_8M       0xff806e65
189 #define CONFIG_SYS_OR0_64M      0xfc006e65
190
191 /*
192  * OR6_8M:
193  *    Addr Mask = 8M = OR6[0:16] = 1111 1111 1000 0000 0
194  *    XAM = OR6[17:18] = 11
195  *    CSNT = OR6[20] = 1
196  *    ACS = half cycle delay = OR6[21:22] = 11
197  *    SCY = 6 = OR6[24:27] = 0110
198  *    TRLX = use relaxed timing = OR6[29] = 1
199  *    EAD = use external address latch delay = OR6[31] = 1
200  *
201  * OR6_64M:
202  *    Addr Mask = 64M = OR6[0:16] = 1111 1100 0000 0000 0
203  *
204  * 0    4    8    12   16   20   24   28
205  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    OR6_8M
206  * 1111 1100 0000 0000 0110 1110 0110 0101 = fc006e65    OR6_64M
207  */
208 #define CONFIG_SYS_OR6_8M       0xff806e65
209 #define CONFIG_SYS_OR6_64M      0xfc006e65
210
211 #ifndef CONFIG_SYS_ALT_BOOT             /* JP12 in default position */
212 #define CONFIG_SYS_BOOT_BLOCK           0xff800000      /* start of 8MB Flash */
213 #define CONFIG_SYS_ALT_FLASH            0xec000000      /* 64MB "user" flash */
214
215 #define CONFIG_SYS_BR0_PRELIM           CONFIG_SYS_BR0_8M
216 #define CONFIG_SYS_OR0_PRELIM           CONFIG_SYS_OR0_8M
217
218 #define CONFIG_SYS_BR6_PRELIM           CONFIG_SYS_BR6_64M
219 #define CONFIG_SYS_OR6_PRELIM           CONFIG_SYS_OR6_64M
220 #else                                   /* JP12 in alternate position */
221 #define CONFIG_SYS_BOOT_BLOCK           0xfc000000      /* start 64MB Flash */
222 #define CONFIG_SYS_ALT_FLASH            0xef800000      /* 8MB soldered flash */
223
224 #define CONFIG_SYS_BR0_PRELIM           CONFIG_SYS_BR0_64M
225 #define CONFIG_SYS_OR0_PRELIM           CONFIG_SYS_OR0_64M
226
227 #define CONFIG_SYS_BR6_PRELIM           CONFIG_SYS_BR6_8M
228 #define CONFIG_SYS_OR6_PRELIM           CONFIG_SYS_OR6_8M
229 #endif
230
231 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_BOOT_BLOCK
232 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE, \
233                                          CONFIG_SYS_ALT_FLASH}
234 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
235 #define CONFIG_SYS_MAX_FLASH_SECT       256             /* sectors per device */
236 #undef  CONFIG_SYS_FLASH_CHECKSUM
237 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
238 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
239
240 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
241
242 #define CONFIG_SYS_FLASH_EMPTY_INFO
243
244 /* CS5 = Local bus peripherals controlled by the EPLD */
245
246 #define CONFIG_SYS_BR5_PRELIM           0xf8000801
247 #define CONFIG_SYS_OR5_PRELIM           0xff006e65
248 #define CONFIG_SYS_EPLD_BASE            0xf8000000
249 #define CONFIG_SYS_LED_DISP_BASE        0xf8000000
250 #define CONFIG_SYS_USER_SWITCHES_BASE   0xf8100000
251 #define CONFIG_SYS_BD_REV               0xf8300000
252 #define CONFIG_SYS_EEPROM_BASE          0xf8b00000
253
254 /*
255  * SDRAM on the Local Bus (CS3 and CS4)
256  * Note that most boards have a hardware errata where both the
257  * LBC SDRAM and the DDR2 SDRAM decode at 0x51, making it impossible
258  * to use CONFIG_DDR_SPD unless you physically remove the LBC DIMM.
259  * A hardware workaround is also available, see README.sbc8548 file.
260  */
261 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
262 #define CONFIG_SYS_LBC_SDRAM_SIZE       128             /* LBC SDRAM is 128MB */
263
264 /*
265  * Base Register 3 and Option Register 3 configure the 1st 1/2 SDRAM.
266  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
267  *
268  * For BR3, need:
269  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
270  *    port-size = 32-bits = BR2[19:20] = 11
271  *    no parity checking = BR2[21:22] = 00
272  *    SDRAM for MSEL = BR2[24:26] = 011
273  *    Valid = BR[31] = 1
274  *
275  * 0    4    8    12   16   20   24   28
276  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
277  *
278  */
279
280 #define CONFIG_SYS_BR3_PRELIM           0xf0001861
281
282 /*
283  * The SDRAM size in MB, of 1/2 CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
284  *
285  * For OR3, need:
286  *    64MB mask for AM, OR3[0:7] = 1111 1100
287  *                 XAM, OR3[17:18] = 11
288  *    10 columns OR3[19-21] = 011
289  *    12 rows   OR3[23-25] = 011
290  *    EAD set for extra time OR[31] = 0
291  *
292  * 0    4    8    12   16   20   24   28
293  * 1111 1100 0000 0000 0110 1100 1100 0000 = fc006cc0
294  */
295
296 #define CONFIG_SYS_OR3_PRELIM           0xfc006cc0
297
298 /*
299  * Base Register 4 and Option Register 4 configure the 2nd 1/2 SDRAM.
300  * The base address, (SDRAM_BASE + 1/2*SIZE), is 0xf4000000.
301  *
302  * For BR4, need:
303  *    Base address of 0xf4000000 = BR[0:16] = 1111 0100 0000 0000 0
304  *    port-size = 32-bits = BR2[19:20] = 11
305  *    no parity checking = BR2[21:22] = 00
306  *    SDRAM for MSEL = BR2[24:26] = 011
307  *    Valid = BR[31] = 1
308  *
309  * 0    4    8    12   16   20   24   28
310  * 1111 0000 0000 0000 0001 1000 0110 0001 = f4001861
311  *
312  */
313
314 #define CONFIG_SYS_BR4_PRELIM           0xf4001861
315
316 /*
317  * The SDRAM size in MB, of 1/2 CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
318  *
319  * For OR4, need:
320  *    64MB mask for AM, OR3[0:7] = 1111 1100
321  *                 XAM, OR3[17:18] = 11
322  *    10 columns OR3[19-21] = 011
323  *    12 rows   OR3[23-25] = 011
324  *    EAD set for extra time OR[31] = 0
325  *
326  * 0    4    8    12   16   20   24   28
327  * 1111 1100 0000 0000 0110 1100 1100 0000 = fc006cc0
328  */
329
330 #define CONFIG_SYS_OR4_PRELIM           0xfc006cc0
331
332 #define CONFIG_SYS_LBC_LCRR             0x00000002    /* LB clock ratio reg */
333 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
334 #define CONFIG_SYS_LBC_LSRT             0x20000000  /* LB sdram refresh timer */
335 #define CONFIG_SYS_LBC_MRTPR            0x00000000  /* LB refresh timer prescal*/
336
337 /*
338  * Common settings for all Local Bus SDRAM commands.
339  */
340 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
341                                 | LSDMR_BSMA1516        \
342                                 | LSDMR_PRETOACT3       \
343                                 | LSDMR_ACTTORW3        \
344                                 | LSDMR_BUFCMD          \
345                                 | LSDMR_BL8             \
346                                 | LSDMR_WRC2            \
347                                 | LSDMR_CL3             \
348                                 )
349
350 #define CONFIG_SYS_LBC_LSDMR_PCHALL     \
351          (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
352 #define CONFIG_SYS_LBC_LSDMR_ARFRSH     \
353          (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
354 #define CONFIG_SYS_LBC_LSDMR_MRW        \
355          (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
356 #define CONFIG_SYS_LBC_LSDMR_RFEN       \
357          (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_RFEN)
358
359 #define CONFIG_SYS_INIT_RAM_LOCK        1
360 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
361 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
362
363 #define CONFIG_SYS_INIT_L2_ADDR 0xf8f80000      /* relocate boot L2SRAM */
364
365 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
366 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
367
368 /*
369  * For soldered on flash, (128kB/sector) we use 2 sectors for u-boot and
370  * one for env+bootpg (CONFIG_SYS_TEXT_BASE=0xfffa_0000, 384kB total).  For SODIMM
371  * flash (512kB/sector) we use 1 sector for u-boot, and one for env+bootpg
372  * (CONFIG_SYS_TEXT_BASE=0xfff0_0000, 1MB total).  This dynamically sets the right
373  * thing for MONITOR_LEN in both cases.
374  */
375 #define CONFIG_SYS_MONITOR_LEN          (~CONFIG_SYS_TEXT_BASE + 1)
376 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024) /* Reserved for malloc */
377
378 /* Serial Port */
379 #define CONFIG_SYS_NS16550_SERIAL
380 #define CONFIG_SYS_NS16550_REG_SIZE     1
381 #define CONFIG_SYS_NS16550_CLK          (400000000 / CONFIG_SYS_CLK_DIV)
382
383 #define CONFIG_SYS_BAUDRATE_TABLE \
384         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
385
386 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
387 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
388
389 /*
390  * I2C
391  */
392 #define CONFIG_SYS_I2C
393 #define CONFIG_SYS_I2C_FSL
394 #define CONFIG_SYS_FSL_I2C_SPEED        400000
395 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
396 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
397 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50
398
399 /*
400  * General PCI
401  * Memory space is mapped 1-1, but I/O space must start from 0.
402  */
403 #define CONFIG_SYS_PCI_VIRT             0x80000000      /* 1G PCI TLB */
404 #define CONFIG_SYS_PCI_PHYS             0x80000000      /* 1G PCI TLB */
405
406 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
407 #define CONFIG_SYS_PCI1_MEM_BUS         0x80000000
408 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
409 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
410 #define CONFIG_SYS_PCI1_IO_VIRT         0xe2000000
411 #define CONFIG_SYS_PCI1_IO_BUS          0x00000000
412 #define CONFIG_SYS_PCI1_IO_PHYS         0xe2000000
413 #define CONFIG_SYS_PCI1_IO_SIZE         0x00800000      /* 8M */
414
415 #ifdef CONFIG_PCIE1
416 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
417 #define CONFIG_SYS_PCIE1_MEM_BUS        0xa0000000
418 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
419 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
420 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe2800000
421 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
422 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe2800000
423 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00800000      /* 8M */
424 #endif
425
426 #ifdef CONFIG_RIO
427 /*
428  * RapidIO MMU
429  */
430 #define CONFIG_SYS_RIO_MEM_BASE 0xC0000000
431 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 512M */
432 #endif
433
434 #if defined(CONFIG_PCI)
435 #undef CONFIG_TULIP
436
437 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
438
439 #endif  /* CONFIG_PCI */
440
441 #if defined(CONFIG_TSEC_ENET)
442
443 #define CONFIG_TSEC1    1
444 #define CONFIG_TSEC1_NAME       "eTSEC0"
445 #define CONFIG_TSEC2    1
446 #define CONFIG_TSEC2_NAME       "eTSEC1"
447 #undef CONFIG_MPC85XX_FEC
448
449 #define TSEC1_PHY_ADDR          0x19
450 #define TSEC2_PHY_ADDR          0x1a
451
452 #define TSEC1_PHYIDX            0
453 #define TSEC2_PHYIDX            0
454
455 #define TSEC1_FLAGS             TSEC_GIGABIT
456 #define TSEC2_FLAGS             TSEC_GIGABIT
457
458 /* Options are: eTSEC[0-3] */
459 #define CONFIG_ETHPRIME         "eTSEC0"
460 #endif  /* CONFIG_TSEC_ENET */
461
462 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
463 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
464
465 /*
466  * BOOTP options
467  */
468 #define CONFIG_BOOTP_BOOTFILESIZE
469
470 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
471
472 /*
473  * Miscellaneous configurable options
474  */
475 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
476
477 /*
478  * For booting Linux, the board info and command line data
479  * have to be in the first 8 MB of memory, since this is
480  * the maximum mapped by the Linux kernel during initialization.
481  */
482 #define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
483
484 #if defined(CONFIG_CMD_KGDB)
485 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
486 #endif
487
488 /*
489  * Environment Configuration
490  */
491 #if defined(CONFIG_TSEC_ENET)
492 #define CONFIG_HAS_ETH0
493 #define CONFIG_HAS_ETH1
494 #endif
495
496 #define CONFIG_IPADDR    192.168.0.55
497
498 #define CONFIG_HOSTNAME  "sbc8548"
499 #define CONFIG_ROOTPATH  "/opt/eldk/ppc_85xx"
500 #define CONFIG_BOOTFILE  "/uImage"
501 #define CONFIG_UBOOTPATH /u-boot.bin    /* TFTP server */
502
503 #define CONFIG_SERVERIP  192.168.0.2
504 #define CONFIG_GATEWAYIP 192.168.0.1
505 #define CONFIG_NETMASK   255.255.255.0
506
507 #define CONFIG_LOADADDR 1000000 /*default location for tftp and bootm*/
508
509 #define CONFIG_EXTRA_ENV_SETTINGS                               \
510 "netdev=eth0\0"                                         \
511 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"                             \
512 "tftpflash=tftpboot $loadaddr $uboot; "                 \
513         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
514         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
515         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
516         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
517         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
518 "consoledev=ttyS0\0"                            \
519 "ramdiskaddr=2000000\0"                 \
520 "ramdiskfile=uRamdisk\0"                        \
521 "fdtaddr=1e00000\0"                             \
522 "fdtfile=sbc8548.dtb\0"
523
524 #define CONFIG_NFSBOOTCOMMAND                                           \
525    "setenv bootargs root=/dev/nfs rw "                                  \
526       "nfsroot=$serverip:$rootpath "                                    \
527       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
528       "console=$consoledev,$baudrate $othbootargs;"                     \
529    "tftp $loadaddr $bootfile;"                                          \
530    "tftp $fdtaddr $fdtfile;"                                            \
531    "bootm $loadaddr - $fdtaddr"
532
533 #define CONFIG_RAMBOOTCOMMAND \
534    "setenv bootargs root=/dev/ram rw "                                  \
535       "console=$consoledev,$baudrate $othbootargs;"                     \
536    "tftp $ramdiskaddr $ramdiskfile;"                                    \
537    "tftp $loadaddr $bootfile;"                                          \
538    "tftp $fdtaddr $fdtfile;"                                            \
539    "bootm $loadaddr $ramdiskaddr $fdtaddr"
540
541 #define CONFIG_BOOTCOMMAND      CONFIG_RAMBOOTCOMMAND
542
543 #endif  /* __CONFIG_H */