include/configs/sbc8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <mgroeger@sysgo.de>
   8  *
   9  * (C) Copyright 2001
  10  * Advent Networks, Inc. <http://www.adventnetworks.com>
  11  * Jay Monkman <jtm@smoothsmoothie.com>
  12  *
  13  * Configuration settings for the WindRiver SBC8260 board.
  14  *      See http://www.windriver.com/products/html/sbc8260.html
  15  *
  16  * See file CREDITS for list of people who contributed to this
  17  * project.
  18  *
  19  * This program is free software; you can redistribute it and/or
  20  * modify it under the terms of the GNU General Public License as
  21  * published by the Free Software Foundation; either version 2 of
  22  * the License, or (at your option) any later version.
  23  *
  24  * This program is distributed in the hope that it will be useful,
  25  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  26  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  27  * GNU General Public License for more details.
  28  *
  29  * You should have received a copy of the GNU General Public License
  30  * along with this program; if not, write to the Free Software
  31  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  32  * MA 02111-1307 USA
  33  */
  34
  35 #ifndef __CONFIG_H
  36 #define __CONFIG_H
  37
  38 /* Enable debug prints */
  39 #undef DEBUG                  /* General debug */
  40 #undef DEBUG_BOOTP_EXT        /* Debug received vendor fields */
  41
  42 /*****************************************************************************
  43  *
  44  * These settings must match the way _your_ board is set up
  45  *
  46  *****************************************************************************/
  47
  48 /* What is the oscillator's (UX2) frequency in Hz? */
  49 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  50
  51 /*-----------------------------------------------------------------------
  52  * MODCK_H & MODCLK[1-3] - Ref: Section 9.2 in MPC8206 User Manual
  53  *-----------------------------------------------------------------------
  54  * What should MODCK_H be? It is dependent on the oscillator
  55  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  56  * Here are some example values (all frequencies are in MHz):
  57  *
  58  * MODCK_H   MODCK[1-3]  Osc    CPM    Core  S2-6   S2-7   S2-8
  59  * -------   ----------  ---    ---    ----  -----  -----  -----
  60  * 0x1       0x5         33     100    133   Open   Close  Open
  61  * 0x1       0x6         33     100    166   Open   Open   Close
  62  * 0x1       0x7         33     100    200   Open   Open   Open
  63  *
  64  * 0x2       0x2         33     133    133   Close  Open   Close
  65  * 0x2       0x3         33     133    166   Close  Open   Open
  66  * 0x2       0x4         33     133    200   Open   Close  Close
  67  * 0x2       0x5         33     133    233   Open   Close  Open
  68  * 0x2       0x6         33     133    266   Open   Open   Close
  69  *
  70  * 0x5       0x5         66     133    133   Open   Close  Open
  71  * 0x5       0x6         66     133    166   Open   Open   Close
  72  * 0x5       0x7         66     133    200   Open   Open   Open
  73  * 0x6       0x0         66     133    233   Close  Close  Close
  74  * 0x6       0x1         66     133    266   Close  Close  Open
  75  * 0x6       0x2         66     133    300   Close  Open   Close
  76  */
  77 #define CFG_SBC_MODCK_H 0x05
  78
  79 /* Define this if you want to boot from 0x00000100. If you don't define
  80  * this, you will need to program the bootloader to 0xfff00000, and
  81  * get the hardware reset config words at 0xfe000000. The simplest
  82  * way to do that is to program the bootloader at both addresses.
  83  * It is suggested that you just let U-Boot live at 0x00000000.
  84  */
  85 #define CFG_SBC_BOOT_LOW 1
  86
  87 /* What should the base address of the main FLASH be and how big is
  88  * it (in MBytes)? This must contain TEXT_BASE from board/sbc8260/config.mk
  89  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  90  * this to be the SIMM.
  91  */
  92 #define CFG_FLASH0_BASE 0x40000000
  93 #define CFG_FLASH0_SIZE 4
  94
  95 /* What should the base address of the secondary FLASH be and how big
  96  * is it (in Mbytes)? The secondary FLASH is whichever is connected
  97  * to *CS6. U-Boot expects this to be the on board FLASH. If you don't
  98  * want it enabled, don't define these constants.
  99  */
 100 #define CFG_FLASH1_BASE 0x60000000
 101 #define CFG_FLASH1_SIZE 2
 102
 103 /* What should be the base address of SDRAM DIMM and how big is
 104  * it (in Mbytes)?
 105 */
 106 #define CFG_SDRAM0_BASE 0x00000000
 107 #define CFG_SDRAM0_SIZE 64
 108
 109 /* What should be the base address of the LEDs and switch S0?
 110  * If you don't want them enabled, don't define this.
 111  */
 112 #define CFG_LED_BASE 0xa0000000
 113
 114
 115 /*
 116  * SBC8260 with 16 MB DIMM:
 117  *
 118  *     0x0000 0000     Exception Vector code, 8k
 119  *           :
 120  *     0x0000 1FFF
 121  *     0x0000 2000     Free for Application Use
 122  *           :
 123  *           :
 124  *
 125  *           :
 126  *           :
 127  *     0x00F5 FF30     Monitor Stack (Growing downward)
 128  *                     Monitor Stack Buffer (0x80)
 129  *     0x00F5 FFB0     Board Info Data
 130  *     0x00F6 0000     Malloc Arena
 131  *           :              CFG_ENV_SECT_SIZE, 256k
 132  *           :              CFG_MALLOC_LEN,    128k
 133  *     0x00FC 0000     RAM Copy of Monitor Code
 134  *           :              CFG_MONITOR_LEN,   256k
 135  *     0x00FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 136  */
 137
 138 /*
 139  * SBC8260 with 64 MB DIMM:
 140  *
 141  *     0x0000 0000     Exception Vector code, 8k
 142  *           :
 143  *     0x0000 1FFF
 144  *     0x0000 2000     Free for Application Use
 145  *           :
 146  *           :
 147  *
 148  *           :
 149  *           :
 150  *     0x03F5 FF30     Monitor Stack (Growing downward)
 151  *                     Monitor Stack Buffer (0x80)
 152  *     0x03F5 FFB0     Board Info Data
 153  *     0x03F6 0000     Malloc Arena
 154  *           :              CFG_ENV_SECT_SIZE, 256k
 155  *           :              CFG_MALLOC_LEN,    128k
 156  *     0x03FC 0000     RAM Copy of Monitor Code
 157  *           :              CFG_MONITOR_LEN,   256k
 158  *     0x03FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 159  */
 160
 161
 162 /*
 163  * select serial console configuration
 164  *
 165  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 166  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 167  * for SCC).
 168  *
 169  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 170  * defined elsewhere.
 171  */
 172 #define CONFIG_CONS_ON_SMC      1       /* define if console on SMC */
 173 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
 174 #undef  CONFIG_CONS_NONE                /* define if console on neither */
 175 #define CONFIG_CONS_INDEX       1       /* which SMC/SCC channel for console */
 176
 177 /*
 178  * select ethernet configuration
 179  *
 180  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 181  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 182  * for FCC)
 183  *
 184  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 185  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
 186  */
 187
 188 #undef  CONFIG_ETHER_ON_SCC
 189 #define CONFIG_ETHER_ON_FCC
 190 #undef  CONFIG_ETHER_NONE               /* define if ethernet on neither */
 191
 192 #ifdef  CONFIG_ETHER_ON_SCC
 193 #define CONFIG_ETHER_INDEX      1       /* which SCC/FCC channel for ethernet */
 194 #endif  /* CONFIG_ETHER_ON_SCC */
 195
 196 #ifdef  CONFIG_ETHER_ON_FCC
 197 #define CONFIG_ETHER_INDEX      2       /* which SCC/FCC channel for ethernet */
 198 #undef  CONFIG_ETHER_LOOPBACK_TEST      /* Ethernet external loopback test */
 199 #define CONFIG_MII                      /* MII PHY management           */
 200 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
 201 /*
 202  * Port pins used for bit-banged MII communictions (if applicable).
 203  */
 204 #define MDIO_PORT       2       /* Port C */
 205 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 206 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 207 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 208
 209 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 210                         else    iop->pdat &= ~0x00400000
 211
 212 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 213                         else    iop->pdat &= ~0x00200000
 214
 215 #define MIIDELAY        udelay(1)
 216 #endif  /* CONFIG_ETHER_ON_FCC */
 217
 218 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
 219
 220 /*
 221  *  - RX clk is CLK11
 222  *  - TX clk is CLK12
 223  */
 224 # define CFG_CMXSCR_VALUE       (CMXSCR_RS1CS_CLK11  | CMXSCR_TS1CS_CLK12)
 225
 226 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 227
 228 /*
 229  * - Rx-CLK is CLK13
 230  * - Tx-CLK is CLK14
 231  * - Select bus for bd/buffers (see 28-13)
 232  * - Enable Full Duplex in FSMR
 233  */
 234 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 235 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 236 # define CFG_CPMFCR_RAMTYPE     0
 237 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 238
 239 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
 240
 241 /*
 242  * Select SPI support configuration
 243  */
 244 #undef  CONFIG_SPI                      /* Disable SPI driver */
 245
 246 /*
 247  * Select i2c support configuration
 248  *
 249  * Supported configurations are {none, software, hardware} drivers.
 250  * If the software driver is chosen, there are some additional
 251  * configuration items that the driver uses to drive the port pins.
 252  */
 253 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 254 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 255 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 256 #define CFG_I2C_SLAVE           0x7F
 257
 258 /*
 259  * Software (bit-bang) I2C driver configuration
 260  */
 261 #ifdef CONFIG_SOFT_I2C
 262 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 263 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
 264 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
 265 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
 266 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
 267                         else    iop->pdat &= ~0x00010000
 268 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
 269                         else    iop->pdat &= ~0x00020000
 270 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 271 #endif /* CONFIG_SOFT_I2C */
 272
 273
 274 /* Define this to reserve an entire FLASH sector (256 KB) for
 275  * environment variables. Otherwise, the environment will be
 276  * put in the same sector as U-Boot, and changing variables
 277  * will erase U-Boot temporarily
 278  */
 279 #define CFG_ENV_IN_OWN_SECT     1
 280
 281 /* Define to allow the user to overwrite serial and ethaddr */
 282 #define CONFIG_ENV_OVERWRITE
 283
 284 /* What should the console's baud rate be? */
 285 #define CONFIG_BAUDRATE         9600
 286
 287 /* Ethernet MAC address
 288  *     Note: We are using the EST Corporation OUI (00:a0:1e:xx:xx:xx)
 289  *           http://standards.ieee.org/regauth/oui/index.shtml
 290  */
 291 #define CONFIG_ETHADDR          00:a0:1e:a8:7b:cb
 292
 293 /*
 294  * Define this to set the last octet of the ethernet address from the
 295  * DS0-DS7 switch and light the LEDs with the result. The DS0-DS7
 296  * switch and the LEDs are backwards with respect to each other. DS7
 297  * is on the board edge side of both the LED strip and the DS0-DS7
 298  * switch.
 299  */
 300 #undef  CONFIG_MISC_INIT_R
 301
 302 /* Set to a positive value to delay for running BOOTCOMMAND */
 303 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 304
 305 /* Be selective on what keys can delay or stop the autoboot process
 306  *     To stop  use: " "
 307  */
 308 #undef CONFIG_AUTOBOOT_KEYED
 309 #ifdef CONFIG_AUTOBOOT_KEYED
 310 #   define CONFIG_AUTOBOOT_PROMPT       "Autobooting in %d seconds, press \" \" to stop\n"
 311 #   define CONFIG_AUTOBOOT_STOP_STR     " "
 312 #   undef  CONFIG_AUTOBOOT_DELAY_STR
 313 #   define DEBUG_BOOTKEYS               0
 314 #endif
 315
 316 /* Define this to contain any number of null terminated strings that
 317  * will be part of the default enviroment compiled into the boot image.
 318  *
 319  * Variable             Usage
 320  * --------------       -------------------------------------------------------
 321  * serverip             server IP address
 322  * ipaddr               my IP address
 323  * reprog               Reload flash with a new copy of U-Boot
 324  * zapenv               Erase the environment area in flash
 325  * root-on-initrd       Set the bootcmd variable to allow booting of an initial
 326  *                      ram disk.
 327  * root-on-nfs          Set the bootcmd variable to allow booting of a NFS
 328  *                      mounted root filesystem.
 329  * boot-hook            Convenient stub to do something useful before the
 330  *                      bootm command is executed.
 331  *
 332  * Example usage of root-on-initrd and root-on-nfs :
 333  *
 334  * Note: The lines have been wrapped to improved its readability.
 335  *
 336  * => printenv bootcmd
 337  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 338  * nfsroot=${serverip}:${rootpath}
 339  * ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;run boot-hook;bootm
 340  *
 341  * => run root-on-initrd
 342  * => printenv bootcmd
 343  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/ram0 rw
 344  * ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;run boot-hook;bootm
 345  *
 346  * => run root-on-nfs
 347  * => printenv bootcmd
 348  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 349  * nfsroot=${serverip}:${rootpath}
 350  * ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;run boot-hook;bootm
 351  *
 352  */
 353 #define CONFIG_EXTRA_ENV_SETTINGS \
 354         "serverip=192.168.123.205\0" \
 355         "ipaddr=192.168.123.213\0" \
 356         "reprog="\
 357                 "bootp;" \
 358                 "tftpboot 0x140000 /bdi2000/u-boot.bin;" \
 359                 "protect off 1:0;" \
 360                 "erase 1:0;" \
 361                 "cp.b 140000 40000000 ${filesize};" \
 362                 "protect on 1:0\0" \
 363         "zapenv="\
 364                 "protect off 1:1;" \
 365                 "erase 1:1;" \
 366                 "protect on 1:1\0" \
 367         "root-on-initrd="\
 368                 "setenv bootcmd "\
 369                 "version;" \
 370                 "echo;" \
 371                 "bootp;" \
 372                 "setenv bootargs root=/dev/ram0 rw " \
 373                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 374                 "run boot-hook;" \
 375                 "bootm\0" \
 376         "root-on-nfs="\
 377                 "setenv bootcmd "\
 378                 "version;" \
 379                 "echo;" \
 380                 "bootp;" \
 381                 "setenv bootargs root=/dev/nfs rw " \
 382                 "nfsroot=${serverip}:${rootpath} " \
 383                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 384                 "run boot-hook;" \
 385                 "bootm\0" \
 386         "boot-hook=echo\0"
 387
 388 /* Define a command string that is automatically executed when no character
 389  * is read on the console interface withing "Boot Delay" after reset.
 390  */
 391 #undef  CONFIG_BOOT_ROOT_INITRD         /* Use ram disk for the root file system */
 392 #define CONFIG_BOOT_ROOT_NFS            /* Use a NFS mounted root file system */
 393
 394 #ifdef CONFIG_BOOT_ROOT_INITRD
 395 #define CONFIG_BOOTCOMMAND \
 396         "version;" \
 397         "echo;" \
 398         "bootp;" \
 399         "setenv bootargs root=/dev/ram0 rw " \
 400         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 401         "bootm"
 402 #endif /* CONFIG_BOOT_ROOT_INITRD */
 403
 404 #ifdef CONFIG_BOOT_ROOT_NFS
 405 #define CONFIG_BOOTCOMMAND \
 406         "version;" \
 407         "echo;" \
 408         "bootp;" \
 409         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
 410         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 411         "bootm"
 412 #endif /* CONFIG_BOOT_ROOT_NFS */
 413
 414 /* Add support for a few extra bootp options like:
 415  *      - File size
 416  *      - DNS (up to 2 servers)
 417  *      - Send hostname to DHCP server
 418  */
 419 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
 420                                  CONFIG_BOOTP_BOOTFILESIZE | \
 421                                  CONFIG_BOOTP_DNS  | \
 422                                  CONFIG_BOOTP_DNS2 | \
 423                                  CONFIG_BOOTP_SEND_HOSTNAME)
 424
 425 /* undef this to save memory */
 426 #define CFG_LONGHELP
 427
 428 /* Monitor Command Prompt */
 429 #define CFG_PROMPT              "=> "
 430
 431 #undef  CFG_HUSH_PARSER
 432 #ifdef  CFG_HUSH_PARSER
 433 #define CFG_PROMPT_HUSH_PS2     "> "
 434 #endif
 435
 436 /* When CONFIG_TIMESTAMP is selected, the timestamp (date and time)
 437  * of an image is printed by image commands like bootm or iminfo.
 438  */
 439 #define CONFIG_TIMESTAMP
 440
 441 /* If this variable is defined, an environment variable named "ver"
 442  * is created by U-Boot showing the U-Boot version.
 443  */
 444 #define CONFIG_VERSION_VARIABLE
 445
 446
 447 /*
 448  * Command line configuration.
 449  */
 450 #include <config_cmd_default.h>
 451
 452 #define CONFIG_CMD_ASKENV
 453 #define CONFIG_CMD_ELF
 454 #define CONFIG_CMD_I2C
 455 #define CONFIG_CMD_IMMAP
 456 #define CONFIG_CMD_PING
 457 #define CONFIG_CMD_REGINFO
 458 #define CONFIG_CMD_SDRAM
 459
 460 #undef CONFIG_CMD_KGDB
 461
 462 #if defined(CONFIG_ETHER_ON_FCC)
 463     #define CONFIG_CMD_CMD_MII
 464 #endif
 465
 466
 467 #undef CONFIG_WATCHDOG                          /* disable the watchdog */
 468
 469 /* Where do the internal registers live? */
 470 #define CFG_IMMR                0xF0000000
 471
 472 /*****************************************************************************
 473  *
 474  * You should not have to modify any of the following settings
 475  *
 476  *****************************************************************************/
 477
 478 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 479 #define CONFIG_SBC8260          1       /* on an EST SBC8260 Board  */
 480 #define CONFIG_CPM2             1       /* Has a CPM2 */
 481
 482
 483 /*
 484  * Miscellaneous configurable options
 485  */
 486 #if defined(CONFIG_CMD_KGDB)
 487 #  define CFG_CBSIZE            1024    /* Console I/O Buffer Size           */
 488 #else
 489 #  define CFG_CBSIZE            256     /* Console I/O Buffer Size           */
 490 #endif
 491
 492 /* Print Buffer Size */
 493 #define CFG_PBSIZE        (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 494
 495 #define CFG_MAXARGS             32      /* max number of command args   */
 496
 497 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size    */
 498
 499 #define CFG_LOAD_ADDR           0x400000   /* default load address */
 500 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 501
 502 #define CFG_ALT_MEMTEST                 /* Select full-featured memory test */
 503 #define CFG_MEMTEST_START       0x2000  /* memtest works from the end of */
 504                                         /* the exception vector table */
 505                                         /* to the end of the DRAM  */
 506                                         /* less monitor and malloc area */
 507 #define CFG_STACK_USAGE         0x10000 /* Reserve 64k for the stack usage */
 508 #define CFG_MEM_END_USAGE       ( CFG_MONITOR_LEN \
 509                                 + CFG_MALLOC_LEN \
 510                                 + CFG_ENV_SECT_SIZE \
 511                                 + CFG_STACK_USAGE )
 512
 513 #define CFG_MEMTEST_END         ( CFG_SDRAM_SIZE * 1024 * 1024 \
 514                                 - CFG_MEM_END_USAGE )
 515
 516 /* valid baudrates */
 517 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 518
 519 /*
 520  * Low Level Configuration Settings
 521  * (address mappings, register initial values, etc.)
 522  * You should know what you are doing if you make changes here.
 523  */
 524
 525 #define CFG_FLASH_BASE  CFG_FLASH0_BASE
 526 #define CFG_FLASH_SIZE  CFG_FLASH0_SIZE
 527 #define CFG_SDRAM_BASE  CFG_SDRAM0_BASE
 528 #define CFG_SDRAM_SIZE  CFG_SDRAM0_SIZE
 529
 530 /*-----------------------------------------------------------------------
 531  * Hard Reset Configuration Words
 532  */
 533 #if defined(CFG_SBC_BOOT_LOW)
 534 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 535 #else
 536 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (0)
 537 #endif /* defined(CFG_SBC_BOOT_LOW) */
 538
 539 /* get the HRCW ISB field from CFG_IMMR */
 540 #define CFG_SBC_HRCW_IMMR       ( ((CFG_IMMR & 0x10000000) >> 10) | \
 541                                   ((CFG_IMMR & 0x01000000) >>  7) | \
 542                                   ((CFG_IMMR & 0x00100000) >>  4) )
 543
 544 #define CFG_HRCW_MASTER         ( HRCW_BPS11                            | \
 545                                   HRCW_DPPC11                           | \
 546                                   CFG_SBC_HRCW_IMMR                     | \
 547                                   HRCW_MMR00                            | \
 548                                   HRCW_LBPC11                           | \
 549                                   HRCW_APPC10                           | \
 550                                   HRCW_CS10PC00                         | \
 551                                   (CFG_SBC_MODCK_H & HRCW_MODCK_H1111)  | \
 552                                   CFG_SBC_HRCW_BOOT_FLAGS )
 553
 554 /* no slaves */
 555 #define CFG_HRCW_SLAVE1         0
 556 #define CFG_HRCW_SLAVE2         0
 557 #define CFG_HRCW_SLAVE3         0
 558 #define CFG_HRCW_SLAVE4         0
 559 #define CFG_HRCW_SLAVE5         0
 560 #define CFG_HRCW_SLAVE6         0
 561 #define CFG_HRCW_SLAVE7         0
 562
 563 /*-----------------------------------------------------------------------
 564  * Definitions for initial stack pointer and data area (in DPRAM)
 565  */
 566 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 567 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 568 #define CFG_GBL_DATA_SIZE       128     /* bytes reserved for initial data */
 569 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 570 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 571
 572 /*-----------------------------------------------------------------------
 573  * Start addresses for the final memory configuration
 574  * (Set up by the startup code)
 575  * Please note that CFG_SDRAM_BASE _must_ start at 0
 576  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 577  */
 578 #define CFG_MONITOR_BASE        CFG_FLASH0_BASE
 579
 580 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 581 #  define CFG_RAMBOOT
 582 #endif
 583
 584 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 585 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 586
 587 /*
 588  * For booting Linux, the board info and command line data
 589  * have to be in the first 8 MB of memory, since this is
 590  * the maximum mapped by the Linux kernel during initialization.
 591  */
 592 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 593
 594 /*-----------------------------------------------------------------------
 595  * FLASH and environment organization
 596  */
 597 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 598 #define CFG_MAX_FLASH_SECT      16      /* max number of sectors on one chip    */
 599
 600 #define CFG_FLASH_ERASE_TOUT    8000    /* Timeout for Flash Erase (in ms)      */
 601 #define CFG_FLASH_WRITE_TOUT    1       /* Timeout for Flash Write (in ms)      */
 602
 603 #ifndef CFG_RAMBOOT
 604 #  define CFG_ENV_IS_IN_FLASH   1
 605
 606 #  ifdef CFG_ENV_IN_OWN_SECT
 607 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 608 #    define CFG_ENV_SECT_SIZE   0x40000
 609 #  else
 610 #    define CFG_ENV_ADDR (CFG_FLASH_BASE + CFG_MONITOR_LEN - CFG_ENV_SECT_SIZE)
 611 #    define CFG_ENV_SIZE        0x1000  /* Total Size of Environment Sector     */
 612 #    define CFG_ENV_SECT_SIZE   0x10000 /* see README - env sect real size      */
 613 #  endif /* CFG_ENV_IN_OWN_SECT */
 614
 615 #else
 616 #  define CFG_ENV_IS_IN_NVRAM   1
 617 #  define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 618 #  define CFG_ENV_SIZE          0x200
 619 #endif /* CFG_RAMBOOT */
 620
 621 /*-----------------------------------------------------------------------
 622  * Cache Configuration
 623  */
 624 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 625
 626 #if defined(CONFIG_CMD_KGDB)
 627 # define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 628 #endif
 629
 630 /*-----------------------------------------------------------------------
 631  * HIDx - Hardware Implementation-dependent Registers                    2-11
 632  *-----------------------------------------------------------------------
 633  * HID0 also contains cache control - initially enable both caches and
 634  * invalidate contents, then the final state leaves only the instruction
 635  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 636  * but Soft reset does not.
 637  *
 638  * HID1 has only read-only information - nothing to set.
 639  */
 640 #define CFG_HID0_INIT   (HID0_ICE  |\
 641                          HID0_DCE  |\
 642                          HID0_ICFI |\
 643                          HID0_DCI  |\
 644                          HID0_IFEM |\
 645                          HID0_ABE)
 646
 647 #define CFG_HID0_FINAL  (HID0_ICE  |\
 648                          HID0_IFEM |\
 649                          HID0_ABE  |\
 650                          HID0_EMCP)
 651 #define CFG_HID2        0
 652
 653 /*-----------------------------------------------------------------------
 654  * RMR - Reset Mode Register
 655  *-----------------------------------------------------------------------
 656  */
 657 #define CFG_RMR         0
 658
 659 /*-----------------------------------------------------------------------
 660  * BCR - Bus Configuration                                       4-25
 661  *-----------------------------------------------------------------------
 662  */
 663 #define CFG_BCR         (BCR_ETM)
 664
 665 /*-----------------------------------------------------------------------
 666  * SIUMCR - SIU Module Configuration                             4-31
 667  *-----------------------------------------------------------------------
 668  */
 669
 670 #define CFG_SIUMCR      (SIUMCR_DPPC11  |\
 671                          SIUMCR_L2CPC00 |\
 672                          SIUMCR_APPC10  |\
 673                          SIUMCR_MMR00)
 674
 675
 676 /*-----------------------------------------------------------------------
 677  * SYPCR - System Protection Control                            11-9
 678  * SYPCR can only be written once after reset!
 679  *-----------------------------------------------------------------------
 680  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 681  */
 682 #if defined(CONFIG_WATCHDOG)
 683 #define CFG_SYPCR       (SYPCR_SWTC |\
 684                          SYPCR_BMT  |\
 685                          SYPCR_PBME |\
 686                          SYPCR_LBME |\
 687                          SYPCR_SWRI |\
 688                          SYPCR_SWP  |\
 689                          SYPCR_SWE)
 690 #else
 691 #define CFG_SYPCR       (SYPCR_SWTC |\
 692                          SYPCR_BMT  |\
 693                          SYPCR_PBME |\
 694                          SYPCR_LBME |\
 695                          SYPCR_SWRI |\
 696                          SYPCR_SWP)
 697 #endif  /* CONFIG_WATCHDOG */
 698
 699 /*-----------------------------------------------------------------------
 700  * TMCNTSC - Time Counter Status and Control                     4-40
 701  *-----------------------------------------------------------------------
 702  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 703  * and enable Time Counter
 704  */
 705 #define CFG_TMCNTSC     (TMCNTSC_SEC |\
 706                          TMCNTSC_ALR |\
 707                          TMCNTSC_TCF |\
 708                          TMCNTSC_TCE)
 709
 710 /*-----------------------------------------------------------------------
 711  * PISCR - Periodic Interrupt Status and Control                 4-42
 712  *-----------------------------------------------------------------------
 713  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 714  * Periodic timer
 715  */
 716 #define CFG_PISCR       (PISCR_PS  |\
 717                          PISCR_PTF |\
 718                          PISCR_PTE)
 719
 720 /*-----------------------------------------------------------------------
 721  * SCCR - System Clock Control                                   9-8
 722  *-----------------------------------------------------------------------
 723  */
 724 #define CFG_SCCR        0
 725
 726 /*-----------------------------------------------------------------------
 727  * RCCR - RISC Controller Configuration                         13-7
 728  *-----------------------------------------------------------------------
 729  */
 730 #define CFG_RCCR        0
 731
 732 /*
 733  * Initialize Memory Controller:
 734  *
 735  * Bank Bus     Machine PortSz  Device
 736  * ---- ---     ------- ------  ------
 737  *  0   60x     GPCM    32 bit  FLASH (SIMM - 4MB) *
 738  *  1   60x     GPCM    32 bit  FLASH (SIMM - Unused)
 739  *  2   60x     SDRAM   64 bit  SDRAM (DIMM - 16MB or 64MB)
 740  *  3   60x     SDRAM   64 bit  SDRAM (DIMM - Unused)
 741  *  4   Local   SDRAM   32 bit  SDRAM (on board - 4MB)
 742  *  5   60x     GPCM     8 bit  EEPROM (8KB)
 743  *  6   60x     GPCM     8 bit  FLASH  (on board - 2MB) *
 744  *  7   60x     GPCM     8 bit  LEDs, switches
 745  *
 746  *  (*) This configuration requires the SBC8260 be configured
 747  *      so that *CS0 goes to the FLASH SIMM, and *CS6 goes to
 748  *      the on board FLASH. In other words, JP24 should have
 749  *      pins 1 and 2 jumpered and pins 3 and 4 jumpered.
 750  *
 751  */
 752
 753 /*-----------------------------------------------------------------------
 754  * BR0,BR1 - Base Register
 755  *     Ref: Section 10.3.1 on page 10-14
 756  * OR0,OR1 - Option Register
 757  *     Ref: Section 10.3.2 on page 10-18
 758  *-----------------------------------------------------------------------
 759  */
 760
 761 /* Bank 0,1 - FLASH SIMM
 762  *
 763  * This expects the FLASH SIMM to be connected to *CS0
 764  * It consists of 4 AM29F080B parts.
 765  *
 766  * Note: For the 4 MB SIMM, *CS1 is unused.
 767  */
 768
 769 /* BR0 is configured as follows:
 770  *
 771  *     - Base address of 0x40000000
 772  *     - 32 bit port size
 773  *     - Data errors checking is disabled
 774  *     - Read and write access
 775  *     - GPCM 60x bus
 776  *     - Access are handled by the memory controller according to MSEL
 777  *     - Not used for atomic operations
 778  *     - No data pipelining is done
 779  *     - Valid
 780  */
 781 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 782                          BRx_PS_32                      |\
 783                          BRx_MS_GPCM_P                  |\
 784                          BRx_V)
 785
 786 /* OR0 is configured as follows:
 787  *
 788  *     - 4 MB
 789  *     - *BCTL0 is asserted upon access to the current memory bank
 790  *     - *CW / *WE are negated a quarter of a clock earlier
 791  *     - *CS is output at the same time as the address lines
 792  *     - Uses a clock cycle length of 5
 793  *     - *PSDVAL is generated internally by the memory controller
 794  *       unless *GTA is asserted earlier externally.
 795  *     - Relaxed timing is generated by the GPCM for accesses
 796  *       initiated to this memory region.
 797  *     - One idle clock is inserted between a read access from the
 798  *       current bank and the next access.
 799  */
 800 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE)     |\
 801                          ORxG_CSNT                      |\
 802                          ORxG_ACS_DIV1                  |\
 803                          ORxG_SCY_5_CLK                 |\
 804                          ORxG_TRLX                      |\
 805                          ORxG_EHTR)
 806
 807 /*-----------------------------------------------------------------------
 808  * BR2,BR3 - Base Register
 809  *     Ref: Section 10.3.1 on page 10-14
 810  * OR2,OR3 - Option Register
 811  *     Ref: Section 10.3.2 on page 10-16
 812  *-----------------------------------------------------------------------
 813  */
 814
 815 /* Bank 2,3 - SDRAM DIMM
 816  *
 817  *     16MB DIMM: P/N
 818  *     64MB DIMM: P/N  1W-8864X8-4-P1-EST
 819  *
 820  * Note: *CS3 is unused for this DIMM
 821  */
 822
 823 /* With a 16 MB or 64 MB DIMM, the BR2 is configured as follows:
 824  *
 825  *     - Base address of 0x00000000
 826  *     - 64 bit port size (60x bus only)
 827  *     - Data errors checking is disabled
 828  *     - Read and write access
 829  *     - SDRAM 60x bus
 830  *     - Access are handled by the memory controller according to MSEL
 831  *     - Not used for atomic operations
 832  *     - No data pipelining is done
 833  *     - Valid
 834  */
 835 #define CFG_BR2_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 836                          BRx_PS_64                      |\
 837                          BRx_MS_SDRAM_P                 |\
 838                          BRx_V)
 839
 840 #define CFG_BR3_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 841                          BRx_PS_64                      |\
 842                          BRx_MS_SDRAM_P                 |\
 843                          BRx_V)
 844
 845 /* With a 16 MB DIMM, the OR2 is configured as follows:
 846  *
 847  *     - 16 MB
 848  *     - 2 internal banks per device
 849  *     - Row start address bit is A9 with PSDMR[PBI] = 0
 850  *     - 11 row address lines
 851  *     - Back-to-back page mode
 852  *     - Internal bank interleaving within save device enabled
 853  */
 854 #if (CFG_SDRAM0_SIZE == 16)
 855 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 856                          ORxS_BPD_2                     |\
 857                          ORxS_ROWST_PBI0_A9             |\
 858                          ORxS_NUMR_11)
 859 #endif
 860
 861 /* With a 64 MB DIMM, the OR2 is configured as follows:
 862  *
 863  *     - 64 MB
 864  *     - 4 internal banks per device
 865  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 866  *     - 12 row address lines
 867  *     - Back-to-back page mode
 868  *     - Internal bank interleaving within save device enabled
 869  */
 870 #if (CFG_SDRAM0_SIZE == 64)
 871 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 872                          ORxS_BPD_4                     |\
 873                          ORxS_ROWST_PBI0_A8             |\
 874                          ORxS_NUMR_12)
 875 #endif
 876
 877 /*-----------------------------------------------------------------------
 878  * PSDMR - 60x Bus SDRAM Mode Register
 879  *     Ref: Section 10.3.3 on page 10-21
 880  *-----------------------------------------------------------------------
 881  */
 882
 883 /* Address that the DIMM SPD memory lives at.
 884  */
 885 #define SDRAM_SPD_ADDR 0x54
 886
 887 #if (CFG_SDRAM0_SIZE == 16)
 888 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 889  *
 890  *     - Bank Based Interleaving,
 891  *     - Refresh Enable,
 892  *     - Address Multiplexing where A5 is output on A14 pin
 893  *       (A6 on A15, and so on),
 894  *     - use address pins A16-A18 as bank select,
 895  *     - A9 is output on SDA10 during an ACTIVATE command,
 896  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 897  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 898  *       is 3 clocks,
 899  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 900  *       2 clocks,
 901  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 902  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 903  *     - CAS Latency is 2.
 904  */
 905 #define CFG_PSDMR       (PSDMR_RFEN           |\
 906                          PSDMR_SDAM_A14_IS_A5 |\
 907                          PSDMR_BSMA_A16_A18   |\
 908                          PSDMR_SDA10_PBI0_A9  |\
 909                          PSDMR_RFRC_7_CLK     |\
 910                          PSDMR_PRETOACT_3W    |\
 911                          PSDMR_ACTTORW_2W     |\
 912                          PSDMR_LDOTOPRE_1C    |\
 913                          PSDMR_WRC_1C         |\
 914                          PSDMR_CL_2)
 915 #endif
 916
 917 #if (CFG_SDRAM0_SIZE == 64)
 918 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 919  *
 920  *     - Bank Based Interleaving,
 921  *     - Refresh Enable,
 922  *     - Address Multiplexing where A5 is output on A14 pin
 923  *       (A6 on A15, and so on),
 924  *     - use address pins A14-A16 as bank select,
 925  *     - A9 is output on SDA10 during an ACTIVATE command,
 926  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 927  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 928  *       is 3 clocks,
 929  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 930  *       2 clocks,
 931  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 932  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 933  *     - CAS Latency is 2.
 934  */
 935 #define CFG_PSDMR       (PSDMR_RFEN           |\
 936                          PSDMR_SDAM_A14_IS_A5 |\
 937                          PSDMR_BSMA_A14_A16   |\
 938                          PSDMR_SDA10_PBI0_A9  |\
 939                          PSDMR_RFRC_7_CLK     |\
 940                          PSDMR_PRETOACT_3W    |\
 941                          PSDMR_ACTTORW_2W     |\
 942                          PSDMR_LDOTOPRE_1C    |\
 943                          PSDMR_WRC_1C         |\
 944                          PSDMR_CL_2)
 945 #endif
 946
 947 /*
 948  * Shoot for approximately 1MHz on the prescaler.
 949  */
 950 #if (CONFIG_8260_CLKIN == (66 * 1000 * 1000))
 951 #define CFG_MPTPR       MPTPR_PTP_DIV64
 952 #elif (CONFIG_8260_CLKIN == (33 * 1000 * 1000))
 953 #define CFG_MPTPR       MPTPR_PTP_DIV32
 954 #else
 955 #warning "Unconfigured bus clock freq: check CFG_MPTPR and CFG_PSRT are OK"
 956 #define CFG_MPTPR       MPTPR_PTP_DIV32
 957 #endif
 958 #define CFG_PSRT        14
 959
 960
 961 /* Bank 4 - On board SDRAM
 962  *
 963  * This is not implemented yet.
 964  */
 965
 966 /*-----------------------------------------------------------------------
 967  * BR6 - Base Register
 968  *     Ref: Section 10.3.1 on page 10-14
 969  * OR6 - Option Register
 970  *     Ref: Section 10.3.2 on page 10-18
 971  *-----------------------------------------------------------------------
 972  */
 973
 974 /* Bank 6 - On board FLASH
 975  *
 976  * This expects the on board FLASH SIMM to be connected to *CS6
 977  * It consists of 1 AM29F016A part.
 978  */
 979 #if (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE))
 980
 981 /* BR6 is configured as follows:
 982  *
 983  *     - Base address of 0x60000000
 984  *     - 8 bit port size
 985  *     - Data errors checking is disabled
 986  *     - Read and write access
 987  *     - GPCM 60x bus
 988  *     - Access are handled by the memory controller according to MSEL
 989  *     - Not used for atomic operations
 990  *     - No data pipelining is done
 991  *     - Valid
 992  */
 993 #  define CFG_BR6_PRELIM  ((CFG_FLASH1_BASE & BRx_BA_MSK) |\
 994                            BRx_PS_8                       |\
 995                            BRx_MS_GPCM_P                  |\
 996                            BRx_V)
 997
 998 /* OR6 is configured as follows:
 999  *
1000  *     - 2 MB
1001  *     - *BCTL0 is asserted upon access to the current memory bank
1002  *     - *CW / *WE are negated a quarter of a clock earlier
1003  *     - *CS is output at the same time as the address lines
1004  *     - Uses a clock cycle length of 5
1005  *     - *PSDVAL is generated internally by the memory controller
1006  *       unless *GTA is asserted earlier externally.
1007  *     - Relaxed timing is generated by the GPCM for accesses
1008  *       initiated to this memory region.
1009  *     - One idle clock is inserted between a read access from the
1010  *       current bank and the next access.
1011  */
1012 #  define CFG_OR6_PRELIM  (MEG_TO_AM(CFG_FLASH1_SIZE)  |\
1013                            ORxG_CSNT                   |\
1014                            ORxG_ACS_DIV1               |\
1015                            ORxG_SCY_5_CLK              |\
1016                            ORxG_TRLX                   |\
1017                            ORxG_EHTR)
1018 #endif /* (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE)) */
1019
1020 /*-----------------------------------------------------------------------
1021  * BR7 - Base Register
1022  *     Ref: Section 10.3.1 on page 10-14
1023  * OR7 - Option Register
1024  *     Ref: Section 10.3.2 on page 10-18
1025  *-----------------------------------------------------------------------
1026  */
1027
1028 /* Bank 7 - LEDs and switches
1029  *
1030  *  LEDs     are at 0x00001 (write only)
1031  *  switches are at 0x00001 (read only)
1032  */
1033 #ifdef CFG_LED_BASE
1034
1035 /* BR7 is configured as follows:
1036  *
1037  *     - Base address of 0xA0000000
1038  *     - 8 bit port size
1039  *     - Data errors checking is disabled
1040  *     - Read and write access
1041  *     - GPCM 60x bus
1042  *     - Access are handled by the memory controller according to MSEL
1043  *     - Not used for atomic operations
1044  *     - No data pipelining is done
1045  *     - Valid
1046  */
1047 #  define CFG_BR7_PRELIM  ((CFG_LED_BASE & BRx_BA_MSK)   |\
1048                            BRx_PS_8                      |\
1049                            BRx_MS_GPCM_P                 |\
1050                            BRx_V)
1051
1052 /* OR7 is configured as follows:
1053  *
1054  *     - 1 byte
1055  *     - *BCTL0 is asserted upon access to the current memory bank
1056  *     - *CW / *WE are negated a quarter of a clock earlier
1057  *     - *CS is output at the same time as the address lines
1058  *     - Uses a clock cycle length of 15
1059  *     - *PSDVAL is generated internally by the memory controller
1060  *       unless *GTA is asserted earlier externally.
1061  *     - Relaxed timing is generated by the GPCM for accesses
1062  *       initiated to this memory region.
1063  *     - One idle clock is inserted between a read access from the
1064  *       current bank and the next access.
1065  */
1066 #  define CFG_OR7_PRELIM  (ORxG_AM_MSK                 |\
1067                            ORxG_CSNT                   |\
1068                            ORxG_ACS_DIV1               |\
1069                            ORxG_SCY_15_CLK             |\
1070                            ORxG_TRLX                   |\
1071                            ORxG_EHTR)
1072 #endif /* CFG_LED_BASE */
1073
1074 /*
1075  * Internal Definitions
1076  *
1077  * Boot Flags
1078  */
1079 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
1080 #define BOOTFLAG_WARM   0x02    /* Software reboot                   */
1081
1082 #endif  /* __CONFIG_H */