include/configs/quad100hd.h

   1 /*
   2  * (C) Copyright 2008
   3  * Gary Jennejohn, DENX Software Engineering GmbH, garyj@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /************************************************************************
  25  * quad100hd.h - configuration for Quad100hd board
  26  ***********************************************************************/
  27 #ifndef __CONFIG_H
  28 #define __CONFIG_H
  29
  30 /*-----------------------------------------------------------------------
  31  * High Level Configuration Options
  32  *----------------------------------------------------------------------*/
  33 #define CONFIG_QUAD100HD        1               /* Board is Quad100hd   */
  34 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  35 #define CONFIG_405EP            1               /* Specifc 405EP support*/
  36
  37 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  38
  39 #define CONFIG_BOARD_EARLY_INIT_F 1             /* Call board_early_init_f */
  40
  41 #define PLLMR0_DEFAULT          PLLMR0_266_133_66 /* no PCI */
  42 #define PLLMR1_DEFAULT          PLLMR1_266_133_66 /* no PCI */
  43
  44 #define CFG_ENV_IS_IN_EEPROM    1   /* use the EEPROM for environment vars */
  45
  46 #define CONFIG_NET_MULTI        1
  47 #define CONFIG_HAS_ETH1         1
  48 #define CONFIG_MII              1       /* MII PHY management           */
  49 #define CONFIG_PHY_ADDR         0x01    /* PHY address                  */
  50 #define CFG_RX_ETH_BUFFER       16      /* Number of ethernet rx buffers & descriptors */
  51 #define CONFIG_PHY_RESET        1
  52 #define CONFIG_PHY_RESET_DELAY  300     /* PHY RESET recovery delay     */
  53
  54 /*
  55  * Command line configuration.
  56  */
  57 #include <config_cmd_default.h>
  58
  59 #undef CONFIG_CMD_ASKENV
  60 #undef CONFIG_CMD_CACHE
  61 #define CONFIG_CMD_DHCP
  62 #undef CONFIG_CMD_DIAG
  63 #define CONFIG_CMD_EEPROM
  64 #undef CONFIG_CMD_ELF
  65 #define CONFIG_CMD_I2C
  66 #undef CONFIG_CMD_IRQ
  67 #define CONFIG_CMD_JFFS2
  68 #undef CONFIG_CMD_LOG
  69 #undef CONFIG_CMD_MII
  70 #define CONFIG_CMD_NAND
  71 #undef CONFIG_CMD_PING
  72 #define CONFIG_CMD_REGINFO
  73
  74 #undef CONFIG_WATCHDOG                  /* watchdog disabled            */
  75
  76 /*-----------------------------------------------------------------------
  77  * SDRAM
  78  *----------------------------------------------------------------------*/
  79 /*
  80  * SDRAM configuration (please see cpu/ppc/sdram.[ch])
  81  */
  82 #define CONFIG_SDRAM_BANK0  1
  83 #define CFG_SDRAM_SIZE      0x02000000      /* 32 MB */
  84
  85 /* FIX! SDRAM timings used in datasheet */
  86 #define CFG_SDRAM_CL            3       /* CAS latency */
  87 #define CFG_SDRAM_tRP           20      /* PRECHARGE command period */
  88 #define CFG_SDRAM_tRC           66      /* ACTIVE-to-ACTIVE command period */
  89 #define CFG_SDRAM_tRCD          20      /* ACTIVE-to-READ delay */
  90 #define CFG_SDRAM_tRFC          66      /* Auto refresh period */
  91
  92 /*
  93  * JFFS2
  94  */
  95 #define CFG_JFFS2_FIRST_BANK    0
  96 #ifdef  CFG_KERNEL_IN_JFFS2
  97 #define CFG_JFFS2_FIRST_SECTOR  0   /* JFFS starts at block 0 */
  98 #else /* kernel not in JFFS */
  99 #define CFG_JFFS2_FIRST_SECTOR  8   /* block 0-7 is kernel (1MB = 8 sectors) */
 100 #endif
 101 #define CFG_JFFS2_NUM_BANKS     1
 102
 103 /*-----------------------------------------------------------------------
 104  * Serial Port
 105  *----------------------------------------------------------------------*/
 106 #undef  CFG_EXT_SERIAL_CLOCK                    /* external serial clock */
 107 #define CFG_BASE_BAUD           691200
 108 #define CONFIG_BAUDRATE         115200
 109 #define CONFIG_SERIAL_MULTI
 110
 111 /* The following table includes the supported baudrates */
 112 #define CFG_BAUDRATE_TABLE      \
 113         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200, 230400}
 114
 115 /*-----------------------------------------------------------------------
 116  * Miscellaneous configurable options
 117  *----------------------------------------------------------------------*/
 118 #define CFG_LONGHELP                    /* undef to save memory         */
 119 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 120 #if defined(CONFIG_CMD_KGDB)
 121 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 122 #else
 123 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 124 #endif
 125 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 126 #define CFG_MAXARGS             16      /* max number of command args   */
 127 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 128
 129 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 130 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 131
 132 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 133 #define CFG_EXTBDINFO           1       /* To use extended board_info (bd_t) */
 134
 135 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 136
 137 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 138 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 139
 140 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 141 #define CONFIG_LOOPW            1       /* enable loopw command         */
 142 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 143 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 144 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 145
 146 /*-----------------------------------------------------------------------
 147  * I2C
 148  *----------------------------------------------------------------------*/
 149 #define CONFIG_HARD_I2C         1               /* I2C with hardware support    */
 150 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
 151 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
 152 #define CFG_I2C_SLAVE           0x7F
 153
 154 #define CFG_I2C_EEPROM_ADDR     0x50            /* base address */
 155 #define CFG_I2C_EEPROM_ADDR_LEN 2               /* bytes of address */
 156
 157 #define CFG_EEPROM_PAGE_WRITE_BITS      5       /* 8 byte write page size */
 158 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
 159 #define CFG_EEPROM_SIZE                 0x2000
 160
 161 /*-----------------------------------------------------------------------
 162  * Start addresses for the final memory configuration
 163  * (Set up by the startup code)
 164  * Please note that CFG_SDRAM_BASE _must_ start at 0
 165  */
 166 #define CFG_SDRAM_BASE          0x00000000
 167 #define CFG_FLASH_BASE          0xFFC00000
 168 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
 169 #define CFG_MALLOC_LEN          (128 * 1024)    /* Reserve 128 kB for malloc()  */
 170 #define CFG_MONITOR_BASE        (TEXT_BASE)
 171
 172 /*
 173  * For booting Linux, the board info and command line data
 174  * have to be in the first 8 MB of memory, since this is
 175  * the maximum mapped by the Linux kernel during initialization.
 176  */
 177 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 178
 179 /*-----------------------------------------------------------------------
 180  * FLASH organization
 181  */
 182 #define CFG_FLASH_CFI                   /* The flash is CFI compatible  */
 183 #define CFG_FLASH_CFI_DRIVER
 184
 185 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH_BASE }
 186
 187 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks   */
 188 #define CFG_MAX_FLASH_SECT      128     /* max number of sectors on one chip */
 189
 190 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms) */
 191 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms) */
 192
 193 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster) */
 194 #define CFG_FLASH_INCREMENT      0       /* there is only one bank         */
 195
 196 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 197 #define CFG_FLASH_QUIET_TEST    1       /* don't warn upon unknown flash */
 198
 199 #ifdef CFG_ENV_IS_IN_FLASH
 200 #define CFG_ENV_SECT_SIZE       0x10000 /* size of one complete sector  */
 201 #define CFG_ENV_SIZE            0x10000 /* Total Size of Environment Sector */
 202 #define CFG_ENV_OFFSET          0x00050000 /* Offset of Environment Sector  */
 203 #define CFG_ENV_ADDR            (CFG_FLASH_BASE + CFG_ENV_OFFSET)
 204 #endif
 205
 206 #ifdef CFG_ENV_IS_IN_EEPROM
 207 #define CFG_ENV_SIZE            0x400           /* Size of Environment vars */
 208 #define CFG_ENV_OFFSET          0x00000000
 209 #define CFG_ENABLE_CRC_16       1       /* Intrinsyc formatting used crc16 */
 210 #endif
 211
 212 /* partly from PPCBoot */
 213 /* NAND */
 214 #define CONFIG_NAND
 215 #ifdef CONFIG_NAND
 216 #define CFG_NAND_BASE   0x60000000
 217 #define CFG_NAND_CS     10   /* our CS is GPIO10 */
 218 #define CFG_NAND_RDY    23   /* our RDY is GPIO23 */
 219 #define CFG_NAND_CE     24   /* our CE is GPIO24  */
 220 #define CFG_NAND_CLE    31   /* our CLE is GPIO31 */
 221 #define CFG_NAND_ALE    30   /* our ALE is GPIO30 */
 222 #define NAND_MAX_CHIPS  1
 223 #define CFG_MAX_NAND_DEVICE     1
 224 #endif
 225
 226 /*-----------------------------------------------------------------------
 227  * Definitions for initial stack pointer and data area (in data cache)
 228  */
 229 /* use on chip memory (OCM) for temperary stack until sdram is tested */
 230 /* see ./cpu/ppc4xx/start.S */
 231 #define CFG_TEMP_STACK_OCM      1
 232
 233 /* On Chip Memory location */
 234 #define CFG_OCM_DATA_ADDR       0xF8000000
 235 #define CFG_OCM_DATA_SIZE       0x1000
 236 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of OCM              */
 237 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 238
 239 #define CFG_GBL_DATA_SIZE       128  /* size in bytes reserved for initial data */
 240 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 241 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 242
 243 /*-----------------------------------------------------------------------
 244  * External Bus Controller (EBC) Setup
 245  * Taken from PPCBoot board/icecube/icecube.h
 246  */
 247
 248 /* see ./cpu/ppc4xx/cpu_init.c ./cpu/ppc4xx/ndfc.c */
 249 #define CFG_EBC_PB0AP           0x04002480
 250 /* AMD NOR flash - this corresponds to FLASH_BASE so may be correct */
 251 #define CFG_EBC_PB0CR           0xFFC5A000
 252 #define CFG_EBC_PB1AP           0x04005480
 253 #define CFG_EBC_PB1CR           0x60018000
 254 #define CFG_EBC_PB2AP           0x00000000
 255 #define CFG_EBC_PB2CR           0x00000000
 256 #define CFG_EBC_PB3AP           0x00000000
 257 #define CFG_EBC_PB3CR           0x00000000
 258 #define CFG_EBC_PB4AP           0x00000000
 259 #define CFG_EBC_PB4CR           0x00000000
 260
 261 /*-----------------------------------------------------------------------
 262  * Definitions for GPIO setup (PPC405EP specific)
 263  *
 264  * Taken in part from PPCBoot board/icecube/icecube.h
 265  */
 266 /* see ./cpu/ppc4xx/cpu_init.c ./cpu/ppc4xx/start.S */
 267 #define CFG_GPIO0_OSRH          0x55555550
 268 #define CFG_GPIO0_OSRL          0x00000110
 269 #define CFG_GPIO0_ISR1H         0x00000000
 270 #define CFG_GPIO0_ISR1L         0x15555445
 271 #define CFG_GPIO0_TSRH          0x00000000
 272 #define CFG_GPIO0_TSRL          0x00000000
 273 #define CFG_GPIO0_TCR           0xFFFF8097
 274 #define CFG_GPIO0_ODR           0x00000000
 275
 276 #if defined(CONFIG_CMD_KGDB)
 277 #define CONFIG_KGDB_BAUDRATE    230400          /* speed to run kgdb serial port */
 278 #define CONFIG_KGDB_SER_INDEX   2               /* which serial port to use */
 279 #endif
 280
 281 /* ENVIRONMENT VARS */
 282
 283 #define CONFIG_IPADDR           192.168.1.67
 284 #define CONFIG_SERVERIP         192.168.1.50
 285 #define CONFIG_GATEWAYIP        192.168.1.1
 286 #define CONFIG_NETMASK          255.255.255.0
 287 #define CONFIG_LOADADDR         300000
 288 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 289
 290 /* pass open firmware flat tree */
 291 #define CONFIG_OF_LIBFDT        1
 292
 293 #endif  /* __CONFIG_H */