Patches by David Snowdon, 07 Sep 2004:
[platform/kernel/u-boot.git] / include / configs / pleb2.h
1 /*
2  * (C) Copyright 2002
3  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
4  *
5  * (C) Copyright 2002
6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
7  * Marius Groeger <mgroeger@sysgo.de>
8  *
9  * Configuration settings for the PLEB 2 board.
10  *
11  * See file CREDITS for list of people who contributed to this
12  * project.
13  *
14  * This program is free software; you can redistribute it and/or
15  * modify it under the terms of the GNU General Public License as
16  * published by the Free Software Foundation; either version 2 of
17  * the License, or (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, write to the Free Software
26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
27  * MA 02111-1307 USA
28  */
29
30 #ifndef __CONFIG_H
31 #define __CONFIG_H
32
33 /*
34  * If we are developing, we might want to start armboot from ram
35  * so we MUST NOT initialize critical regs like mem-timing ...
36  */
37 #define CONFIG_INIT_CRITICAL            /* undef for developing */
38
39 /*
40  * High Level Configuration Options
41  * (easy to change)
42  */
43 #define CONFIG_PXA250           1       /* This is an PXA255 CPU    */
44 #define CONFIG_PLEB2            1       /* on an PLEB2 Board        */
45 #undef CONFIG_LCD
46 #undef CONFIG_MMC
47 #define BOARD_LATE_INIT         1
48
49 #undef CONFIG_USE_IRQ                   /* we don't need IRQ/FIQ stuff */
50
51 /*
52  * Size of malloc() pool
53  */
54 #define CFG_MALLOC_LEN      (CFG_ENV_SIZE + 128*1024)
55 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
56
57 /*
58  * Hardware drivers
59  */
60
61 /* None - PLEB 2 doesn't have any of this.
62    #define CONFIG_DRIVER_LAN91C96
63    #define CONFIG_LAN91C96_BASE 0x0C000000 */
64
65 /*
66  * select serial console configuration
67  */
68 #define CONFIG_FFUART          1       /* we use FFUART on PLEB 2 */
69
70 /* allow to overwrite serial and ethaddr */
71 #define CONFIG_ENV_OVERWRITE
72
73 #define CONFIG_BAUDRATE         115200
74
75 #define CONFIG_COMMANDS         (CONFIG_CMD_DFL & ~CFG_CMD_NET)
76
77 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
78 #include <cmd_confdefs.h>
79
80 #define CONFIG_BOOTDELAY        3
81 #define CONFIG_ETHADDR          08:00:3e:26:0a:5b
82 #define CONFIG_NETMASK          255.255.0.0
83 #define CONFIG_IPADDR           192.168.0.21
84 #define CONFIG_SERVERIP         192.168.0.250
85 #define CONFIG_BOOTCOMMAND      "bootm 40000"
86 #define CONFIG_BOOTARGS         "root=/dev/mtdblock2 prompt_ramdisk=0 load_ramdisk=1 console=ttyS0,115200"
87
88 #define CONFIG_CMDLINE_TAG
89 #define CONFIG_INITRD_TAG
90 #define CONFIG_SETUP_MEMORY_TAGS
91
92 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
93 #define CONFIG_KGDB_BAUDRATE    230400          /* speed to run kgdb serial port */
94 #define CONFIG_KGDB_SER_INDEX   2               /* which serial port to use */
95 #endif
96
97 /*
98  * Miscellaneous configurable options
99  */
100 #define CFG_HUSH_PARSER         1
101 #define CFG_PROMPT_HUSH_PS2     "> "
102
103 #define CFG_LONGHELP                            /* undef to save memory         */
104 #ifdef CFG_HUSH_PARSER
105 #define CFG_PROMPT              "$ "            /* Monitor Command Prompt */
106 #else
107 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt */
108 #endif
109 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
110 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
111 #define CFG_MAXARGS             16              /* max number of command args   */
112 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
113 #define CFG_DEVICE_NULLDEV      1
114
115 #define CFG_MEMTEST_START       0xa0400000      /* memtest works on     */
116 #define CFG_MEMTEST_END         0xa0800000      /* 4 ... 8 MB in DRAM   */
117
118 #undef  CFG_CLKS_IN_HZ          /* everything, incl board info, in Hz */
119
120 #define CFG_LOAD_ADDR           0xa2000000      /* default load address */
121
122 #define CFG_HZ                  3686400         /* incrementer freq: 3.6864 MHz */
123 #define CFG_CPUSPEED            0x141           /* set core clock to 200/200/100 MHz */
124
125                                                 /* valid baudrates */
126 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
127
128 /*
129  * Stack sizes
130  *
131  * The stack sizes are set up in start.S using the settings below
132  */
133 #define CONFIG_STACKSIZE        (128*1024)      /* regular stack */
134 #ifdef CONFIG_USE_IRQ
135 #define CONFIG_STACKSIZE_IRQ    (4*1024)        /* IRQ stack */
136 #define CONFIG_STACKSIZE_FIQ    (4*1024)        /* FIQ stack */
137 #endif
138
139 /*
140  * Physical Memory Map
141  */
142 #define CONFIG_NR_DRAM_BANKS    4          /* we have 2 banks of DRAM */
143 #define PHYS_SDRAM_1            0xa0000000 /* SDRAM Bank #1 */
144 #define PHYS_SDRAM_1_SIZE       0x02000000 /* 32 MB */
145 #define PHYS_SDRAM_2            0xa4000000 /* SDRAM Bank #2 */
146 #define PHYS_SDRAM_2_SIZE       0x00000000 /* 0 MB */
147 #define PHYS_SDRAM_3            0xa8000000 /* SDRAM Bank #3 */
148 #define PHYS_SDRAM_3_SIZE       0x00000000 /* 0 MB */
149 #define PHYS_SDRAM_4            0xac000000 /* SDRAM Bank #4 */
150 #define PHYS_SDRAM_4_SIZE       0x00000000 /* 0 MB */
151
152 #define PHYS_FLASH_1            0x00000000 /* Flash Bank #1 */
153 #define PHYS_FLASH_2            0x04000000 /* Flash Bank #2 */
154 #define PHYS_FLASH_SIZE         0x00800000 /* 4 MB */
155
156 /* Not entirely sure about this - DS/CHC */
157 #define PHYS_FLASH_BANK_SIZE    0x02000000 /* 32 MB Banks */
158 #define PHYS_FLASH_SECT_SIZE    0x00010000 /* 64 KB sectors (x2) */
159
160 #define CFG_DRAM_BASE           PHYS_SDRAM_1
161 #define CFG_DRAM_SIZE           PHYS_SDRAM_1_SIZE
162
163 #define CFG_FLASH_BASE          PHYS_FLASH_1
164 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
165
166 /*
167  * GPIO settings
168  */
169 #define CFG_GPSR0_VAL           0x00000000  /* Don't set anything */
170 #define CFG_GPSR1_VAL           0x00000080
171 #define CFG_GPSR2_VAL           0x00000000
172
173 #define CFG_GPCR0_VAL           0x00000000  /* Don't clear anything */
174 #define CFG_GPCR1_VAL           0x00000000
175 #define CFG_GPCR2_VAL           0x00000000
176
177 #define CFG_GPDR0_VAL           0x00000000
178 #define CFG_GPDR1_VAL           0x000007C3
179 #define CFG_GPDR2_VAL           0x00000000
180
181 /* Edge detect registers (these are set by the kernel) */
182 #define CFG_GRER0_VAL       0x00000000
183 #define CFG_GRER1_VAL       0x00000000
184 #define CFG_GRER2_VAL       0x00000000
185 #define CFG_GFER0_VAL       0x00000000
186 #define CFG_GFER1_VAL       0x00000000
187 #define CFG_GFER2_VAL       0x00000000
188
189 #define CFG_GAFR0_L_VAL         0x00000000
190 #define CFG_GAFR0_U_VAL         0x00000000
191 #define CFG_GAFR1_L_VAL         0x00008010  /* Use FF UART Send and Receive */
192 #define CFG_GAFR1_U_VAL         0x00000000
193 #define CFG_GAFR2_L_VAL         0x00000000
194 #define CFG_GAFR2_U_VAL         0x00000000
195
196 #define CFG_PSSR_VAL            0x20
197 #define CFG_CCCR_VAL        0x00000141  /* 100 MHz memory, 200 MHz CPU  */
198 #define CFG_CKEN_VAL        0x00000060  /* FFUART and STUART enabled    */
199 #define CFG_ICMR_VAL        0x00000000  /* No interrupts enabled        */
200
201 /*
202  * Memory settings
203  */
204 #define CFG_MSC0_VAL            0x00007FF0 /* Not properly calculated - FIXME (DS) */
205 #define CFG_MSC1_VAL            0x00000000
206 #define CFG_MSC2_VAL            0x00000000
207
208 #define CFG_MDCNFG_VAL          0x00000aC9 /* Memory timings for the SDRAM.
209                                               tRP=2, CL=2, tRCD=2, tRAS=5, tRC=8 */
210
211 #define CFG_MDREFR_VAL          0x00403018 /* Initial setting, individual
212                                               bits set in memsetup.S      */
213 #define CFG_MDMRS_VAL           0x00000000
214
215 /*
216  * PCMCIA and CF Interfaces
217  */
218 #define CFG_MECR_VAL            0x00000000  /* Hangover from Lubbock.
219                                                Needs calculating. (DS/CHC) */
220 #define CFG_MCMEM0_VAL          0x00010504
221 #define CFG_MCMEM1_VAL          0x00010504
222 #define CFG_MCATT0_VAL          0x00010504
223 #define CFG_MCATT1_VAL          0x00010504
224 #define CFG_MCIO0_VAL           0x00004715
225 #define CFG_MCIO1_VAL           0x00004715
226
227 /*
228  * FLASH and environment organization
229  */
230 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
231 #define CFG_MAX_FLASH_SECT      64      /* max number of sectors on one chip    */
232
233 /* timeout values are in ticks */
234 /* FIXME */
235 #define CFG_FLASH_ERASE_TOUT    (25*CFG_HZ) /* Timeout for Flash Erase */
236 #define CFG_FLASH_WRITE_TOUT    (25*CFG_HZ) /* Timeout for Flash Write */
237
238 /* Flash protection */
239 #define CFG_FLASH_PROTECTION    1
240
241 /* FIXME */
242 #define CFG_ENV_IS_IN_FLASH     1
243 #define CFG_ENV_ADDR            (PHYS_FLASH_1 + 0x3C000)        /* Addr of Environment Sector   */
244 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment */
245 #define CFG_ENV_SECT_SIZE       0x20000
246
247 /* Option added to get around byte ordering issues in the flash driver */
248 #define CFG_LITTLE_ENDIAN       1
249
250 #endif  /* __CONFIG_H */