Merge branch 'master' of git://git.denx.de/u-boot-sunxi
[platform/kernel/u-boot.git] / include / configs / p1_twr.h
1 /*
2  * Copyright 2013 Freescale Semiconductor, Inc.
3  *
4  * SPDX-License-Identifier:     GPL-2.0+
5  */
6
7 /*
8  * QorIQ P1 Tower boards configuration file
9  */
10 #ifndef __CONFIG_H
11 #define __CONFIG_H
12
13 #if defined(CONFIG_TWR_P1025)
14 #define CONFIG_BOARDNAME "TWR-P1025"
15 #define CONFIG_PHY_ATHEROS
16 #define CONFIG_QE
17 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Conversion of LBC addr */
18 #define CONFIG_SYS_LBC_LCRR     0x80000002      /* LB clock ratio reg */
19 #endif
20
21 #ifdef CONFIG_SDCARD
22 #define CONFIG_RAMBOOT_SDCARD
23 #define CONFIG_SYS_RAMBOOT
24 #define CONFIG_SYS_EXTRA_ENV_RELOC
25 #define CONFIG_SYS_TEXT_BASE            0x11000000
26 #define CONFIG_RESET_VECTOR_ADDRESS     0x110bfffc
27 #endif
28
29 #ifndef CONFIG_SYS_TEXT_BASE
30 #define CONFIG_SYS_TEXT_BASE            0xeff40000
31 #endif
32
33 #ifndef CONFIG_RESET_VECTOR_ADDRESS
34 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
35 #endif
36
37 #ifndef CONFIG_SYS_MONITOR_BASE
38 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
39 #endif
40
41 #define CONFIG_MP
42
43 #define CONFIG_FSL_ELBC
44 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
45 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
46 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
47 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
48 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
49 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
50
51 #define CONFIG_TSEC_ENET        /* tsec ethernet support */
52 #define CONFIG_ENV_OVERWRITE
53
54 #define CONFIG_CMD_SATA
55 #define CONFIG_SATA_SIL3114
56 #define CONFIG_SYS_SATA_MAX_DEVICE      2
57 #define CONFIG_LIBATA
58 #define CONFIG_LBA48
59
60 #ifndef __ASSEMBLY__
61 extern unsigned long get_board_sys_clk(unsigned long dummy);
62 #endif
63 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0) /*sysclk for TWR-P1025 */
64
65 #define CONFIG_DDR_CLK_FREQ     66666666
66
67 #define CONFIG_HWCONFIG
68 /*
69  * These can be toggled for performance analysis, otherwise use default.
70  */
71 #define CONFIG_L2_CACHE
72 #define CONFIG_BTB
73
74 #define CONFIG_BOARD_EARLY_INIT_F       /* Call board_pre_init */
75
76 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
77 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
78 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
79
80 #define CONFIG_SYS_CCSRBAR              0xffe00000
81 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
82
83 /* DDR Setup */
84
85 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_512M
86 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
87
88 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
89 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
90 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
91
92 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
93
94 /* Default settings for DDR3 */
95 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000001f
96 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
97 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
98 #define CONFIG_SYS_DDR_CS1_BNDS         0x00000000
99 #define CONFIG_SYS_DDR_CS1_CONFIG       0x00000000
100 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
101
102 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
103 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
104 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
105 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
106
107 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
108 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655a608
109 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
110 #define CONFIG_SYS_DDR_RCW_1            0x00000000
111 #define CONFIG_SYS_DDR_RCW_2            0x00000000
112 #define CONFIG_SYS_DDR_CONTROL          0xc70c0000      /* Type = DDR3  */
113 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
114 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
115 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
116
117 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
118 #define CONFIG_SYS_DDR_TIMING_0         0x00220004
119 #define CONFIG_SYS_DDR_TIMING_1         0x5c5b6544
120 #define CONFIG_SYS_DDR_TIMING_2         0x0fa880de
121 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
122 #define CONFIG_SYS_DDR_MODE_1           0x80461320
123 #define CONFIG_SYS_DDR_MODE_2           0x00008000
124 #define CONFIG_SYS_DDR_INTERVAL         0x09480000
125
126 /*
127  * Memory map
128  *
129  * 0x0000_0000 0x1fff_ffff      DDR             Up to 512MB cacheable
130  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
131  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
132  *
133  * Localbus
134  * 0xe000_0000 0xe002_0000      SSD1289         128K non-cacheable
135  * 0xec00_0000 0xefff_ffff      FLASH           Up to 64M non-cacheable
136  *
137  * 0xff90_0000 0xff97_ffff      L2 SRAM         Up to 512K cacheable
138  * 0xffd0_0000 0xffd0_3fff      init ram        16K Cacheable
139  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
140  */
141
142 /*
143  * Local Bus Definitions
144  */
145 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
146 #define CONFIG_SYS_FLASH_BASE           0xec000000
147
148 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
149
150 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS)) \
151         | BR_PS_16 | BR_V)
152
153 #define CONFIG_FLASH_OR_PRELIM  0xfc0000b1
154
155 #define CONFIG_SYS_SSD_BASE     0xe0000000
156 #define CONFIG_SYS_SSD_BASE_PHYS        CONFIG_SYS_SSD_BASE
157 #define CONFIG_SSD_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_SSD_BASE_PHYS) | \
158                                         BR_PS_16 | BR_V)
159 #define CONFIG_SSD_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
160                                  OR_GPCM_ACS_DIV2 | OR_GPCM_SCY | \
161                                  OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
162
163 #define CONFIG_SYS_BR2_PRELIM CONFIG_SSD_BR_PRELIM
164 #define CONFIG_SYS_OR2_PRELIM CONFIG_SSD_OR_PRELIM
165
166 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
167 #define CONFIG_SYS_FLASH_QUIET_TEST
168 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
169
170 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
171
172 #undef CONFIG_SYS_FLASH_CHECKSUM
173 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
174 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
175
176 #define CONFIG_FLASH_CFI_DRIVER
177 #define CONFIG_SYS_FLASH_CFI
178 #define CONFIG_SYS_FLASH_EMPTY_INFO
179 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE
180
181 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
182
183 #define CONFIG_SYS_INIT_RAM_LOCK
184 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000
185 /* Initial L1 address */
186 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
187 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
188 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
189 /* Size of used area in RAM */
190 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
191
192 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
193                                         GENERATED_GBL_DATA_SIZE)
194 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
195
196 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
197 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)/* Reserved for malloc */
198
199 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
200 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
201
202 /* Serial Port
203  * open - index 2
204  * shorted - index 1
205  */
206 #define CONFIG_CONS_INDEX               1
207 #undef CONFIG_SERIAL_SOFTWARE_FIFO
208 #define CONFIG_SYS_NS16550_SERIAL
209 #define CONFIG_SYS_NS16550_REG_SIZE     1
210 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
211
212 #define CONFIG_SYS_BAUDRATE_TABLE       \
213         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
214
215 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
216 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
217
218 /* I2C */
219 #define CONFIG_SYS_I2C
220 #define CONFIG_SYS_I2C_FSL                      /* Use FSL common I2C driver */
221 #define CONFIG_SYS_FSL_I2C_SPEED        400000  /* I2C spd and slave address */
222 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
223 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
224 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
225
226 /*
227  * I2C2 EEPROM
228  */
229 #define CONFIG_SYS_FSL_I2C2_SPEED       400000  /* I2C spd and slave address */
230 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
231 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
232
233 #define CONFIG_SYS_I2C_PCA9555_ADDR     0x23
234
235 /* enable read and write access to EEPROM */
236 #define CONFIG_CMD_EEPROM
237 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
238 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
239 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 5
240
241 /*
242  * eSPI - Enhanced SPI
243  */
244 #define CONFIG_HARD_SPI
245
246 #if defined(CONFIG_PCI)
247 /*
248  * General PCI
249  * Memory space is mapped 1-1, but I/O space must start from 0.
250  */
251
252 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
253 #define CONFIG_SYS_PCIE2_NAME           "TWR-ELEV PCIe SLOT"
254 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
255 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
256 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
257 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
258 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
259 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
260 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
261 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
262
263 /* controller 1, tgtid 1, Base address a000 */
264 #define CONFIG_SYS_PCIE1_NAME           "mini PCIe SLOT"
265 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
266 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
267 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
268 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
269 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
270 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
271 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
272 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
273
274 #define CONFIG_CMD_PCI
275
276 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
277 #define CONFIG_DOS_PARTITION
278 #endif /* CONFIG_PCI */
279
280 #if defined(CONFIG_TSEC_ENET)
281
282 #define CONFIG_MII              /* MII PHY management */
283 #define CONFIG_TSEC1
284 #define CONFIG_TSEC1_NAME       "eTSEC1"
285 #undef CONFIG_TSEC2
286 #undef CONFIG_TSEC2_NAME
287 #define CONFIG_TSEC3
288 #define CONFIG_TSEC3_NAME       "eTSEC3"
289
290 #define TSEC1_PHY_ADDR  2
291 #define TSEC2_PHY_ADDR  0
292 #define TSEC3_PHY_ADDR  1
293
294 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
295 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
296 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
297
298 #define TSEC1_PHYIDX    0
299 #define TSEC2_PHYIDX    0
300 #define TSEC3_PHYIDX    0
301
302 #define CONFIG_ETHPRIME "eTSEC1"
303
304 #define CONFIG_PHY_GIGE 1       /* Include GbE speed/duplex detection */
305
306 #define CONFIG_HAS_ETH0
307 #define CONFIG_HAS_ETH1
308 #undef CONFIG_HAS_ETH2
309 #endif /* CONFIG_TSEC_ENET */
310
311 #ifdef CONFIG_QE
312 /* QE microcode/firmware address */
313 #define CONFIG_SYS_QE_FMAN_FW_IN_NOR
314 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
315 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
316 #endif /* CONFIG_QE */
317
318 #ifdef CONFIG_TWR_P1025
319 /*
320  * QE UEC ethernet configuration
321  */
322 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
323
324 #undef CONFIG_UEC_ETH
325 #define CONFIG_PHY_MODE_NEED_CHANGE
326
327 #define CONFIG_UEC_ETH1 /* ETH1 */
328 #define CONFIG_HAS_ETH0
329
330 #ifdef CONFIG_UEC_ETH1
331 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
332 #define CONFIG_SYS_UEC1_RX_CLK  QE_CLK12 /* CLK12 for MII */
333 #define CONFIG_SYS_UEC1_TX_CLK  QE_CLK9 /* CLK9 for MII */
334 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
335 #define CONFIG_SYS_UEC1_PHY_ADDR        0x18    /* 0x18 for MII */
336 #define CONFIG_SYS_UEC1_INTERFACE_TYPE PHY_INTERFACE_MODE_MII
337 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
338 #endif /* CONFIG_UEC_ETH1 */
339
340 #define CONFIG_UEC_ETH5 /* ETH5 */
341 #define CONFIG_HAS_ETH1
342
343 #ifdef CONFIG_UEC_ETH5
344 #define CONFIG_SYS_UEC5_UCC_NUM 4       /* UCC5 */
345 #define CONFIG_SYS_UEC5_RX_CLK  QE_CLK_NONE
346 #define CONFIG_SYS_UEC5_TX_CLK  QE_CLK13 /* CLK 13 for RMII */
347 #define CONFIG_SYS_UEC5_ETH_TYPE        FAST_ETH
348 #define CONFIG_SYS_UEC5_PHY_ADDR        0x19    /* 0x19 for RMII */
349 #define CONFIG_SYS_UEC5_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
350 #define CONFIG_SYS_UEC5_INTERFACE_SPEED 100
351 #endif /* CONFIG_UEC_ETH5 */
352 #endif /* CONFIG_TWR-P1025 */
353
354 /*
355  * Dynamic MTD Partition support with mtdparts
356  */
357 #define CONFIG_MTD_DEVICE
358 #define CONFIG_MTD_PARTITIONS
359 #define CONFIG_CMD_MTDPARTS
360 #define CONFIG_FLASH_CFI_MTD
361 #define MTDIDS_DEFAULT "nor0=ec000000.nor"
362 #define MTDPARTS_DEFAULT "mtdparts=ec000000.nor:256k(vsc7385-firmware)," \
363                         "256k(dtb),5632k(kernel),57856k(fs)," \
364                         "256k(qe-ucode-firmware),1280k(u-boot)"
365
366 /*
367  * Environment
368  */
369 #ifdef CONFIG_SYS_RAMBOOT
370 #ifdef CONFIG_RAMBOOT_SDCARD
371 #define CONFIG_ENV_IS_IN_MMC
372 #define CONFIG_ENV_SIZE         0x2000
373 #define CONFIG_SYS_MMC_ENV_DEV  0
374 #else
375 #define CONFIG_ENV_IS_NOWHERE   /* Store ENV in memory only */
376 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
377 #define CONFIG_ENV_SIZE         0x2000
378 #endif
379 #else
380 #define CONFIG_ENV_IS_IN_FLASH
381 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
382 #define CONFIG_ENV_SIZE         0x2000
383 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
384 #endif
385
386 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
387 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
388
389 /*
390  * Command line configuration.
391  */
392 #define CONFIG_CMD_IRQ
393 #define CONFIG_CMD_REGINFO
394
395 /*
396  * USB
397  */
398 #define CONFIG_HAS_FSL_DR_USB
399
400 #if defined(CONFIG_HAS_FSL_DR_USB)
401 #define CONFIG_USB_EHCI
402
403 #ifdef CONFIG_USB_EHCI
404 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
405 #define CONFIG_USB_EHCI_FSL
406 #endif
407 #endif
408
409 #ifdef CONFIG_MMC
410 #define CONFIG_FSL_ESDHC
411 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
412 #define CONFIG_GENERIC_MMC
413 #endif
414
415 #if defined(CONFIG_MMC) || defined(CONFIG_USB_EHCI) \
416                  || defined(CONFIG_FSL_SATA)
417 #define CONFIG_DOS_PARTITION
418 #endif
419
420 #undef CONFIG_WATCHDOG  /* watchdog disabled */
421
422 /*
423  * Miscellaneous configurable options
424  */
425 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
426 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
427 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
428 #if defined(CONFIG_CMD_KGDB)
429 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
430 #else
431 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
432 #endif
433 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)
434         /* Print Buffer Size */
435 #define CONFIG_SYS_MAXARGS      16      /* max number of command args */
436 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE/* Boot Argument Buffer Size */
437
438 /*
439  * For booting Linux, the board info and command line data
440  * have to be in the first 64 MB of memory, since this is
441  * the maximum mapped by the Linux kernel during initialization.
442  */
443 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
444 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
445
446 /*
447  * Environment Configuration
448  */
449 #define CONFIG_HOSTNAME         unknown
450 #define CONFIG_ROOTPATH         "/opt/nfsroot"
451 #define CONFIG_BOOTFILE         "uImage"
452 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
453
454 /* default location for tftp and bootm */
455 #define CONFIG_LOADADDR 1000000
456
457 #define CONFIG_BOOTARGS /* the boot command will set bootargs */
458
459 #define CONFIG_BAUDRATE 115200
460
461 #define CONFIG_EXTRA_ENV_SETTINGS       \
462 "netdev=eth0\0" \
463 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
464 "loadaddr=1000000\0"    \
465 "bootfile=uImage\0"     \
466 "dtbfile=twr-p1025twr.dtb\0"    \
467 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
468 "qefirmwarefile=fsl_qe_ucode_1021_10_A.bin\0"   \
469 "tftpflash=tftpboot $loadaddr $uboot; " \
470         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
471         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
472         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
473         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
474         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
475 "kernelflash=tftpboot $loadaddr $bootfile; "    \
476         "protect off 0xefa80000 +$filesize; "   \
477         "erase 0xefa80000 +$filesize; " \
478         "cp.b $loadaddr 0xefa80000 $filesize; " \
479         "protect on 0xefa80000 +$filesize; "    \
480         "cmp.b $loadaddr 0xefa80000 $filesize\0"        \
481 "dtbflash=tftpboot $loadaddr $dtbfile; "        \
482         "protect off 0xefe80000 +$filesize; "   \
483         "erase 0xefe80000 +$filesize; " \
484         "cp.b $loadaddr 0xefe80000 $filesize; " \
485         "protect on 0xefe80000 +$filesize; "    \
486         "cmp.b $loadaddr 0xefe80000 $filesize\0"        \
487 "ramdiskflash=tftpboot $loadaddr $ramdiskfile; "        \
488         "protect off 0xeeb80000 +$filesize; "   \
489         "erase 0xeeb80000 +$filesize; " \
490         "cp.b $loadaddr 0xeeb80000 $filesize; " \
491         "protect on 0xeeb80000 +$filesize; "    \
492         "cmp.b $loadaddr 0xeeb80000 $filesize\0"        \
493 "qefirmwareflash=tftpboot $loadaddr $qefirmwarefile; "  \
494         "protect off 0xefec0000 +$filesize; "   \
495         "erase 0xefec0000 +$filesize; " \
496         "cp.b $loadaddr 0xefec0000 $filesize; " \
497         "protect on 0xefec0000 +$filesize; "    \
498         "cmp.b $loadaddr 0xefec0000 $filesize\0"        \
499 "consoledev=ttyS0\0"    \
500 "ramdiskaddr=2000000\0" \
501 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
502 "fdtaddr=1e00000\0"     \
503 "bdev=sda1\0"   \
504 "norbootaddr=ef080000\0"        \
505 "norfdtaddr=ef040000\0" \
506 "ramdisk_size=120000\0" \
507 "usbboot=setenv bootargs root=/dev/sda1 rw rootdelay=5 " \
508 "console=$consoledev,$baudrate $othbootargs ; bootm 0xefa80000 - 0xefe80000"
509
510 #define CONFIG_NFSBOOTCOMMAND   \
511 "setenv bootargs root=/dev/nfs rw "     \
512 "nfsroot=$serverip:$rootpath "  \
513 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
514 "console=$consoledev,$baudrate $othbootargs;" \
515 "tftp $loadaddr $bootfile&&"    \
516 "tftp $fdtaddr $fdtfile&&"      \
517 "bootm $loadaddr - $fdtaddr"
518
519 #define CONFIG_HDBOOT   \
520 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
521 "console=$consoledev,$baudrate $othbootargs;" \
522 "usb start;"    \
523 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
524 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
525 "bootm $loadaddr - $fdtaddr"
526
527 #define CONFIG_USB_FAT_BOOT     \
528 "setenv bootargs root=/dev/ram rw "     \
529 "console=$consoledev,$baudrate $othbootargs " \
530 "ramdisk_size=$ramdisk_size;"   \
531 "usb start;"    \
532 "fatload usb 0:2 $loadaddr $bootfile;"  \
533 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
534 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
535 "bootm $loadaddr $ramdiskaddr $fdtaddr"
536
537 #define CONFIG_USB_EXT2_BOOT    \
538 "setenv bootargs root=/dev/ram rw "     \
539 "console=$consoledev,$baudrate $othbootargs " \
540 "ramdisk_size=$ramdisk_size;"   \
541 "usb start;"    \
542 "ext2load usb 0:4 $loadaddr $bootfile;" \
543 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
544 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
545 "bootm $loadaddr $ramdiskaddr $fdtaddr"
546
547 #define CONFIG_NORBOOT  \
548 "setenv bootargs root=/dev/mtdblock3 rw "       \
549 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
550 "bootm $norbootaddr - $norfdtaddr"
551
552 #define CONFIG_RAMBOOTCOMMAND_TFTP      \
553 "setenv bootargs root=/dev/ram rw "     \
554 "console=$consoledev,$baudrate $othbootargs " \
555 "ramdisk_size=$ramdisk_size;"   \
556 "tftp $ramdiskaddr $ramdiskfile;"       \
557 "tftp $loadaddr $bootfile;"     \
558 "tftp $fdtaddr $fdtfile;"       \
559 "bootm $loadaddr $ramdiskaddr $fdtaddr"
560
561 #define CONFIG_RAMBOOTCOMMAND   \
562 "setenv bootargs root=/dev/ram rw "     \
563 "console=$consoledev,$baudrate $othbootargs " \
564 "ramdisk_size=$ramdisk_size;"   \
565 "bootm 0xefa80000 0xeeb80000 0xefe80000"
566
567 #define CONFIG_BOOTCOMMAND      CONFIG_RAMBOOTCOMMAND
568
569 #endif /* __CONFIG_H */