include/configs/p1_twr.h

   1 /*
   2  * Copyright 2013 Freescale Semiconductor, Inc.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 /*
   8  * QorIQ P1 Tower boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #if defined(CONFIG_TWR_P1025)
  14 #define CONFIG_BOARDNAME "TWR-P1025"
  15 #define CONFIG_PHY_ATHEROS
  16 #define CONFIG_QE
  17 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Conversion of LBC addr */
  18 #define CONFIG_SYS_LBC_LCRR     0x80000002      /* LB clock ratio reg */
  19 #endif
  20
  21 #ifdef CONFIG_SDCARD
  22 #define CONFIG_RAMBOOT_SDCARD
  23 #define CONFIG_SYS_RAMBOOT
  24 #define CONFIG_SYS_EXTRA_ENV_RELOC
  25 #define CONFIG_SYS_TEXT_BASE            0x11000000
  26 #define CONFIG_RESET_VECTOR_ADDRESS     0x110bfffc
  27 #endif
  28
  29 #ifndef CONFIG_SYS_TEXT_BASE
  30 #define CONFIG_SYS_TEXT_BASE            0xeff40000
  31 #endif
  32
  33 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  34 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  35 #endif
  36
  37 #ifndef CONFIG_SYS_MONITOR_BASE
  38 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  39 #endif
  40
  41 #define CONFIG_MP
  42
  43 #define CONFIG_FSL_ELBC
  44 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
  45 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
  46 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
  47 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
  48 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
  49 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
  50
  51 #define CONFIG_TSEC_ENET        /* tsec ethernet support */
  52 #define CONFIG_ENV_OVERWRITE
  53
  54 #define CONFIG_CMD_SATA
  55 #define CONFIG_SATA_SIL3114
  56 #define CONFIG_SYS_SATA_MAX_DEVICE      2
  57 #define CONFIG_LIBATA
  58 #define CONFIG_LBA48
  59
  60 #ifndef __ASSEMBLY__
  61 extern unsigned long get_board_sys_clk(unsigned long dummy);
  62 #endif
  63 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk(0) /*sysclk for TWR-P1025 */
  64
  65 #define CONFIG_DDR_CLK_FREQ     66666666
  66
  67 #define CONFIG_HWCONFIG
  68 /*
  69  * These can be toggled for performance analysis, otherwise use default.
  70  */
  71 #define CONFIG_L2_CACHE
  72 #define CONFIG_BTB
  73
  74 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
  75 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
  76 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  77
  78 #define CONFIG_SYS_CCSRBAR              0xffe00000
  79 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  80
  81 /* DDR Setup */
  82
  83 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_512M
  84 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
  85
  86 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
  87 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
  88 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  89
  90 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  91
  92 /* Default settings for DDR3 */
  93 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000001f
  94 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
  95 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
  96 #define CONFIG_SYS_DDR_CS1_BNDS         0x00000000
  97 #define CONFIG_SYS_DDR_CS1_CONFIG       0x00000000
  98 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
  99
 100 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 101 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 102 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 103 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 104
 105 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 106 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655a608
 107 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 108 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 109 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 110 #define CONFIG_SYS_DDR_CONTROL          0xc70c0000      /* Type = DDR3  */
 111 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 112 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 113 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 114
 115 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 116 #define CONFIG_SYS_DDR_TIMING_0         0x00220004
 117 #define CONFIG_SYS_DDR_TIMING_1         0x5c5b6544
 118 #define CONFIG_SYS_DDR_TIMING_2         0x0fa880de
 119 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 120 #define CONFIG_SYS_DDR_MODE_1           0x80461320
 121 #define CONFIG_SYS_DDR_MODE_2           0x00008000
 122 #define CONFIG_SYS_DDR_INTERVAL         0x09480000
 123
 124 /*
 125  * Memory map
 126  *
 127  * 0x0000_0000 0x1fff_ffff      DDR             Up to 512MB cacheable
 128  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 129  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 130  *
 131  * Localbus
 132  * 0xe000_0000 0xe002_0000      SSD1289         128K non-cacheable
 133  * 0xec00_0000 0xefff_ffff      FLASH           Up to 64M non-cacheable
 134  *
 135  * 0xff90_0000 0xff97_ffff      L2 SRAM         Up to 512K cacheable
 136  * 0xffd0_0000 0xffd0_3fff      init ram        16K Cacheable
 137  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 138  */
 139
 140 /*
 141  * Local Bus Definitions
 142  */
 143 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 144 #define CONFIG_SYS_FLASH_BASE           0xec000000
 145
 146 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 147
 148 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS)) \
 149         | BR_PS_16 | BR_V)
 150
 151 #define CONFIG_FLASH_OR_PRELIM  0xfc0000b1
 152
 153 #define CONFIG_SYS_SSD_BASE     0xe0000000
 154 #define CONFIG_SYS_SSD_BASE_PHYS        CONFIG_SYS_SSD_BASE
 155 #define CONFIG_SSD_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_SSD_BASE_PHYS) | \
 156                                         BR_PS_16 | BR_V)
 157 #define CONFIG_SSD_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 158                                  OR_GPCM_ACS_DIV2 | OR_GPCM_SCY | \
 159                                  OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
 160
 161 #define CONFIG_SYS_BR2_PRELIM CONFIG_SSD_BR_PRELIM
 162 #define CONFIG_SYS_OR2_PRELIM CONFIG_SSD_OR_PRELIM
 163
 164 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 165 #define CONFIG_SYS_FLASH_QUIET_TEST
 166 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 167
 168 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 169
 170 #undef CONFIG_SYS_FLASH_CHECKSUM
 171 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 172 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 173
 174 #define CONFIG_FLASH_CFI_DRIVER
 175 #define CONFIG_SYS_FLASH_CFI
 176 #define CONFIG_SYS_FLASH_EMPTY_INFO
 177 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE
 178
 179 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 180
 181 #define CONFIG_SYS_INIT_RAM_LOCK
 182 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000
 183 /* Initial L1 address */
 184 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 185 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 186 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 187 /* Size of used area in RAM */
 188 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 189
 190 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 191                                         GENERATED_GBL_DATA_SIZE)
 192 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 193
 194 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 195 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)/* Reserved for malloc */
 196
 197 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 198 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 199
 200 /* Serial Port
 201  * open - index 2
 202  * shorted - index 1
 203  */
 204 #define CONFIG_CONS_INDEX               1
 205 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 206 #define CONFIG_SYS_NS16550_SERIAL
 207 #define CONFIG_SYS_NS16550_REG_SIZE     1
 208 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 209
 210 #define CONFIG_SYS_BAUDRATE_TABLE       \
 211         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 212
 213 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 214 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 215
 216 /* I2C */
 217 #define CONFIG_SYS_I2C
 218 #define CONFIG_SYS_I2C_FSL                      /* Use FSL common I2C driver */
 219 #define CONFIG_SYS_FSL_I2C_SPEED        400000  /* I2C spd and slave address */
 220 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 221 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 222 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
 223
 224 /*
 225  * I2C2 EEPROM
 226  */
 227 #define CONFIG_SYS_FSL_I2C2_SPEED       400000  /* I2C spd and slave address */
 228 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 229 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 230
 231 #define CONFIG_SYS_I2C_PCA9555_ADDR     0x23
 232
 233 /* enable read and write access to EEPROM */
 234 #define CONFIG_CMD_EEPROM
 235 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 236 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
 237 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 5
 238
 239 /*
 240  * eSPI - Enhanced SPI
 241  */
 242 #define CONFIG_HARD_SPI
 243
 244 #if defined(CONFIG_PCI)
 245 /*
 246  * General PCI
 247  * Memory space is mapped 1-1, but I/O space must start from 0.
 248  */
 249
 250 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 251 #define CONFIG_SYS_PCIE2_NAME           "TWR-ELEV PCIe SLOT"
 252 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 253 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 254 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 255 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 256 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 257 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 258 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 259 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 260
 261 /* controller 1, tgtid 1, Base address a000 */
 262 #define CONFIG_SYS_PCIE1_NAME           "mini PCIe SLOT"
 263 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 264 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
 265 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 266 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 267 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 268 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 269 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 270 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 271
 272 #define CONFIG_CMD_PCI
 273
 274 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 275 #endif /* CONFIG_PCI */
 276
 277 #if defined(CONFIG_TSEC_ENET)
 278
 279 #define CONFIG_MII              /* MII PHY management */
 280 #define CONFIG_TSEC1
 281 #define CONFIG_TSEC1_NAME       "eTSEC1"
 282 #undef CONFIG_TSEC2
 283 #undef CONFIG_TSEC2_NAME
 284 #define CONFIG_TSEC3
 285 #define CONFIG_TSEC3_NAME       "eTSEC3"
 286
 287 #define TSEC1_PHY_ADDR  2
 288 #define TSEC2_PHY_ADDR  0
 289 #define TSEC3_PHY_ADDR  1
 290
 291 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 292 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 293 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 294
 295 #define TSEC1_PHYIDX    0
 296 #define TSEC2_PHYIDX    0
 297 #define TSEC3_PHYIDX    0
 298
 299 #define CONFIG_ETHPRIME "eTSEC1"
 300
 301 #define CONFIG_PHY_GIGE 1       /* Include GbE speed/duplex detection */
 302
 303 #define CONFIG_HAS_ETH0
 304 #define CONFIG_HAS_ETH1
 305 #undef CONFIG_HAS_ETH2
 306 #endif /* CONFIG_TSEC_ENET */
 307
 308 #ifdef CONFIG_QE
 309 /* QE microcode/firmware address */
 310 #define CONFIG_SYS_QE_FMAN_FW_IN_NOR
 311 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
 312 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 313 #endif /* CONFIG_QE */
 314
 315 #ifdef CONFIG_TWR_P1025
 316 /*
 317  * QE UEC ethernet configuration
 318  */
 319 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
 320
 321 #undef CONFIG_UEC_ETH
 322 #define CONFIG_PHY_MODE_NEED_CHANGE
 323
 324 #define CONFIG_UEC_ETH1 /* ETH1 */
 325 #define CONFIG_HAS_ETH0
 326
 327 #ifdef CONFIG_UEC_ETH1
 328 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
 329 #define CONFIG_SYS_UEC1_RX_CLK  QE_CLK12 /* CLK12 for MII */
 330 #define CONFIG_SYS_UEC1_TX_CLK  QE_CLK9 /* CLK9 for MII */
 331 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 332 #define CONFIG_SYS_UEC1_PHY_ADDR        0x18    /* 0x18 for MII */
 333 #define CONFIG_SYS_UEC1_INTERFACE_TYPE PHY_INTERFACE_MODE_MII
 334 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 335 #endif /* CONFIG_UEC_ETH1 */
 336
 337 #define CONFIG_UEC_ETH5 /* ETH5 */
 338 #define CONFIG_HAS_ETH1
 339
 340 #ifdef CONFIG_UEC_ETH5
 341 #define CONFIG_SYS_UEC5_UCC_NUM 4       /* UCC5 */
 342 #define CONFIG_SYS_UEC5_RX_CLK  QE_CLK_NONE
 343 #define CONFIG_SYS_UEC5_TX_CLK  QE_CLK13 /* CLK 13 for RMII */
 344 #define CONFIG_SYS_UEC5_ETH_TYPE        FAST_ETH
 345 #define CONFIG_SYS_UEC5_PHY_ADDR        0x19    /* 0x19 for RMII */
 346 #define CONFIG_SYS_UEC5_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
 347 #define CONFIG_SYS_UEC5_INTERFACE_SPEED 100
 348 #endif /* CONFIG_UEC_ETH5 */
 349 #endif /* CONFIG_TWR-P1025 */
 350
 351 /*
 352  * Dynamic MTD Partition support with mtdparts
 353  */
 354 #define CONFIG_MTD_DEVICE
 355 #define CONFIG_MTD_PARTITIONS
 356 #define CONFIG_CMD_MTDPARTS
 357 #define CONFIG_FLASH_CFI_MTD
 358 #define MTDIDS_DEFAULT "nor0=ec000000.nor"
 359 #define MTDPARTS_DEFAULT "mtdparts=ec000000.nor:256k(vsc7385-firmware)," \
 360                         "256k(dtb),5632k(kernel),57856k(fs)," \
 361                         "256k(qe-ucode-firmware),1280k(u-boot)"
 362
 363 /*
 364  * Environment
 365  */
 366 #ifdef CONFIG_SYS_RAMBOOT
 367 #ifdef CONFIG_RAMBOOT_SDCARD
 368 #define CONFIG_ENV_IS_IN_MMC
 369 #define CONFIG_ENV_SIZE         0x2000
 370 #define CONFIG_SYS_MMC_ENV_DEV  0
 371 #else
 372 #define CONFIG_ENV_IS_NOWHERE   /* Store ENV in memory only */
 373 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 374 #define CONFIG_ENV_SIZE         0x2000
 375 #endif
 376 #else
 377 #define CONFIG_ENV_IS_IN_FLASH
 378 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 379 #define CONFIG_ENV_SIZE         0x2000
 380 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 381 #endif
 382
 383 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 384 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 385
 386 /*
 387  * Command line configuration.
 388  */
 389 #define CONFIG_CMD_IRQ
 390 #define CONFIG_CMD_REGINFO
 391
 392 /*
 393  * USB
 394  */
 395 #define CONFIG_HAS_FSL_DR_USB
 396
 397 #if defined(CONFIG_HAS_FSL_DR_USB)
 398 #define CONFIG_USB_EHCI
 399
 400 #ifdef CONFIG_USB_EHCI
 401 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 402 #define CONFIG_USB_EHCI_FSL
 403 #endif
 404 #endif
 405
 406 #ifdef CONFIG_MMC
 407 #define CONFIG_FSL_ESDHC
 408 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 409 #endif
 410
 411 #undef CONFIG_WATCHDOG  /* watchdog disabled */
 412
 413 /*
 414  * Miscellaneous configurable options
 415  */
 416 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 417 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
 418 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 419 #if defined(CONFIG_CMD_KGDB)
 420 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 421 #else
 422 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 423 #endif
 424 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)
 425         /* Print Buffer Size */
 426 #define CONFIG_SYS_MAXARGS      16      /* max number of command args */
 427 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE/* Boot Argument Buffer Size */
 428
 429 /*
 430  * For booting Linux, the board info and command line data
 431  * have to be in the first 64 MB of memory, since this is
 432  * the maximum mapped by the Linux kernel during initialization.
 433  */
 434 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 435 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 436
 437 /*
 438  * Environment Configuration
 439  */
 440 #define CONFIG_HOSTNAME         unknown
 441 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 442 #define CONFIG_BOOTFILE         "uImage"
 443 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 444
 445 /* default location for tftp and bootm */
 446 #define CONFIG_LOADADDR 1000000
 447
 448 #define CONFIG_BOOTARGS /* the boot command will set bootargs */
 449
 450 #define CONFIG_BAUDRATE 115200
 451
 452 #define CONFIG_EXTRA_ENV_SETTINGS       \
 453 "netdev=eth0\0" \
 454 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 455 "loadaddr=1000000\0"    \
 456 "bootfile=uImage\0"     \
 457 "dtbfile=twr-p1025twr.dtb\0"    \
 458 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 459 "qefirmwarefile=fsl_qe_ucode_1021_10_A.bin\0"   \
 460 "tftpflash=tftpboot $loadaddr $uboot; " \
 461         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 462         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 463         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 464         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 465         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 466 "kernelflash=tftpboot $loadaddr $bootfile; "    \
 467         "protect off 0xefa80000 +$filesize; "   \
 468         "erase 0xefa80000 +$filesize; " \
 469         "cp.b $loadaddr 0xefa80000 $filesize; " \
 470         "protect on 0xefa80000 +$filesize; "    \
 471         "cmp.b $loadaddr 0xefa80000 $filesize\0"        \
 472 "dtbflash=tftpboot $loadaddr $dtbfile; "        \
 473         "protect off 0xefe80000 +$filesize; "   \
 474         "erase 0xefe80000 +$filesize; " \
 475         "cp.b $loadaddr 0xefe80000 $filesize; " \
 476         "protect on 0xefe80000 +$filesize; "    \
 477         "cmp.b $loadaddr 0xefe80000 $filesize\0"        \
 478 "ramdiskflash=tftpboot $loadaddr $ramdiskfile; "        \
 479         "protect off 0xeeb80000 +$filesize; "   \
 480         "erase 0xeeb80000 +$filesize; " \
 481         "cp.b $loadaddr 0xeeb80000 $filesize; " \
 482         "protect on 0xeeb80000 +$filesize; "    \
 483         "cmp.b $loadaddr 0xeeb80000 $filesize\0"        \
 484 "qefirmwareflash=tftpboot $loadaddr $qefirmwarefile; "  \
 485         "protect off 0xefec0000 +$filesize; "   \
 486         "erase 0xefec0000 +$filesize; " \
 487         "cp.b $loadaddr 0xefec0000 $filesize; " \
 488         "protect on 0xefec0000 +$filesize; "    \
 489         "cmp.b $loadaddr 0xefec0000 $filesize\0"        \
 490 "consoledev=ttyS0\0"    \
 491 "ramdiskaddr=2000000\0" \
 492 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 493 "fdtaddr=1e00000\0"     \
 494 "bdev=sda1\0"   \
 495 "norbootaddr=ef080000\0"        \
 496 "norfdtaddr=ef040000\0" \
 497 "ramdisk_size=120000\0" \
 498 "usbboot=setenv bootargs root=/dev/sda1 rw rootdelay=5 " \
 499 "console=$consoledev,$baudrate $othbootargs ; bootm 0xefa80000 - 0xefe80000"
 500
 501 #define CONFIG_NFSBOOTCOMMAND   \
 502 "setenv bootargs root=/dev/nfs rw "     \
 503 "nfsroot=$serverip:$rootpath "  \
 504 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 505 "console=$consoledev,$baudrate $othbootargs;" \
 506 "tftp $loadaddr $bootfile&&"    \
 507 "tftp $fdtaddr $fdtfile&&"      \
 508 "bootm $loadaddr - $fdtaddr"
 509
 510 #define CONFIG_HDBOOT   \
 511 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
 512 "console=$consoledev,$baudrate $othbootargs;" \
 513 "usb start;"    \
 514 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
 515 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
 516 "bootm $loadaddr - $fdtaddr"
 517
 518 #define CONFIG_USB_FAT_BOOT     \
 519 "setenv bootargs root=/dev/ram rw "     \
 520 "console=$consoledev,$baudrate $othbootargs " \
 521 "ramdisk_size=$ramdisk_size;"   \
 522 "usb start;"    \
 523 "fatload usb 0:2 $loadaddr $bootfile;"  \
 524 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 525 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 526 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 527
 528 #define CONFIG_USB_EXT2_BOOT    \
 529 "setenv bootargs root=/dev/ram rw "     \
 530 "console=$consoledev,$baudrate $othbootargs " \
 531 "ramdisk_size=$ramdisk_size;"   \
 532 "usb start;"    \
 533 "ext2load usb 0:4 $loadaddr $bootfile;" \
 534 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 535 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 536 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 537
 538 #define CONFIG_NORBOOT  \
 539 "setenv bootargs root=/dev/mtdblock3 rw "       \
 540 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 541 "bootm $norbootaddr - $norfdtaddr"
 542
 543 #define CONFIG_RAMBOOTCOMMAND_TFTP      \
 544 "setenv bootargs root=/dev/ram rw "     \
 545 "console=$consoledev,$baudrate $othbootargs " \
 546 "ramdisk_size=$ramdisk_size;"   \
 547 "tftp $ramdiskaddr $ramdiskfile;"       \
 548 "tftp $loadaddr $bootfile;"     \
 549 "tftp $fdtaddr $fdtfile;"       \
 550 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 551
 552 #define CONFIG_RAMBOOTCOMMAND   \
 553 "setenv bootargs root=/dev/ram rw "     \
 554 "console=$consoledev,$baudrate $othbootargs " \
 555 "ramdisk_size=$ramdisk_size;"   \
 556 "bootm 0xefa80000 0xeeb80000 0xefe80000"
 557
 558 #define CONFIG_BOOTCOMMAND      CONFIG_RAMBOOTCOMMAND
 559
 560 #endif /* __CONFIG_H */