include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  81 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  82 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  84 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  85 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  86 #elif defined(CONFIG_SPIFLASH)
  87 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  88 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  89 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  90 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  92 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  93 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  94 #elif defined(CONFIG_MTD_RAW_NAND)
  95 #ifdef CONFIG_TPL_BUILD
  96 #define CONFIG_SPL_NAND_INIT
  97 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  98 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
  99 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 100 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 101 #elif defined(CONFIG_SPL_BUILD)
 102 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 103 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 104 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 105 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 106 #else
 107 #ifndef CONFIG_MPC85XX_HAVE_RESET_VECTOR
 108 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 109 #endif
 110 #endif /* not CONFIG_TPL_BUILD */
 111
 112 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 113 #endif
 114
 115 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 116 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 117 #endif
 118
 119 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 120 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 121
 122 #define CONFIG_LBA48
 123
 124 #define CONFIG_HWCONFIG
 125 /*
 126  * These can be toggled for performance analysis, otherwise use default.
 127  */
 128 #define CONFIG_L2_CACHE
 129
 130 #define CONFIG_ENABLE_36BIT_PHYS
 131
 132 #define CONFIG_SYS_CCSRBAR              0xffe00000
 133 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 134
 135 /* DDR Setup */
 136 #define CONFIG_SYS_DDR_RAW_TIMING
 137 #define CONFIG_SYS_SPD_BUS_NUM 1
 138 #define SPD_EEPROM_ADDRESS 0x52
 139
 140 #if defined(CONFIG_TARGET_P1020RDB_PD)
 141 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 142 #else
 143 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 144 #endif
 145 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 146 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 147 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 148
 149 /* Default settings for DDR3 */
 150 #ifndef CONFIG_TARGET_P2020RDB
 151 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 152 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 153 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 154 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 155 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 156 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 157
 158 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 159 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 160 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 161 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 162
 163 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 164 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 165 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 166 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 167 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 168 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 169 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 170 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 171 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 172
 173 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 174 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 175 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 176 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 177 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 178 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 179 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 180 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 181 #endif
 182
 183 /*
 184  * Memory map
 185  *
 186  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 187  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 188  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 189  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 190  *   (early boot only)
 191  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 192  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 193  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 194  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 195  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 196  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 197  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 198  */
 199
 200 /*
 201  * Local Bus Definitions
 202  */
 203 #if defined(CONFIG_TARGET_P1020RDB_PD)
 204 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 205 #define CONFIG_SYS_FLASH_BASE           0xec000000
 206 #else
 207 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 208 #define CONFIG_SYS_FLASH_BASE           0xef000000
 209 #endif
 210
 211 #ifdef CONFIG_PHYS_64BIT
 212 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 213 #else
 214 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 215 #endif
 216
 217 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 218         | BR_PS_16 | BR_V)
 219
 220 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 221
 222 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 223 #define CONFIG_SYS_FLASH_QUIET_TEST
 224 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 225
 226 #undef CONFIG_SYS_FLASH_CHECKSUM
 227 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 228 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 229
 230 #define CONFIG_SYS_FLASH_EMPTY_INFO
 231
 232 /* Nand Flash */
 233 #ifdef CONFIG_NAND_FSL_ELBC
 234 #define CONFIG_SYS_NAND_BASE            0xff800000
 235 #ifdef CONFIG_PHYS_64BIT
 236 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 237 #else
 238 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 239 #endif
 240
 241 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 242 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 243
 244 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 245         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 246         | BR_PS_8       /* Port Size = 8 bit */ \
 247         | BR_MS_FCM     /* MSEL = FCM */ \
 248         | BR_V) /* valid */
 249 #if defined(CONFIG_TARGET_P1020RDB_PD)
 250 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 251         | OR_FCM_PGS    /* Large Page*/ \
 252         | OR_FCM_CSCT \
 253         | OR_FCM_CST \
 254         | OR_FCM_CHT \
 255         | OR_FCM_SCY_1 \
 256         | OR_FCM_TRLX \
 257         | OR_FCM_EHTR)
 258 #else
 259 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 260         | OR_FCM_CSCT \
 261         | OR_FCM_CST \
 262         | OR_FCM_CHT \
 263         | OR_FCM_SCY_1 \
 264         | OR_FCM_TRLX \
 265         | OR_FCM_EHTR)
 266 #endif
 267 #endif /* CONFIG_NAND_FSL_ELBC */
 268
 269 #define CONFIG_SYS_INIT_RAM_LOCK
 270 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 271 #ifdef CONFIG_PHYS_64BIT
 272 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 273 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 274 /* The assembler doesn't like typecast */
 275 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 276         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 277           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 278 #else
 279 /* Initial L1 address */
 280 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 281 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 282 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 283 #endif
 284 /* Size of used area in RAM */
 285 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 286
 287 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 288
 289 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 290
 291 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 292 #ifdef CONFIG_PHYS_64BIT
 293 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 294 #else
 295 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 296 #endif
 297 /* CPLD config size: 1Mb */
 298
 299 #define CONFIG_SYS_PMC_BASE     0xff980000
 300 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 301 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 302                                         BR_PS_8 | BR_V)
 303 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 304                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 305                                  OR_GPCM_EAD)
 306
 307 /* Vsc7385 switch */
 308 #ifdef CONFIG_VSC7385_ENET
 309 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 310 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 311
 312 #ifdef CONFIG_PHYS_64BIT
 313 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 314 #else
 315 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 316 #endif
 317
 318 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 319         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 320 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 321                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 322                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 323
 324 /* The size of the VSC7385 firmware image */
 325 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 326 #endif
 327
 328 #ifndef __VSCFW_ADDR
 329 #define __VSCFW_ADDR ""
 330 #endif
 331
 332 /*
 333  * Config the L2 Cache as L2 SRAM
 334 */
 335 #if defined(CONFIG_SPL_BUILD)
 336 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 337 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 338 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 339 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 340 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 341 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 342 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 343 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 344 #if defined(CONFIG_TARGET_P2020RDB)
 345 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 346 #else
 347 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 348 #endif
 349 #elif defined(CONFIG_MTD_RAW_NAND)
 350 #ifdef CONFIG_TPL_BUILD
 351 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 352 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 353 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 354 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 355 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 356 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 357 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 358 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 359 #else
 360 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 361 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 362 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 363 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 364 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 365 #endif /* CONFIG_TPL_BUILD */
 366 #endif
 367 #endif
 368
 369 /* Serial Port - controlled on board with jumper J8
 370  * open - index 2
 371  * shorted - index 1
 372  */
 373 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 374 #define CONFIG_SYS_NS16550_SERIAL
 375 #define CONFIG_SYS_NS16550_REG_SIZE     1
 376 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 377 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 378 #define CONFIG_NS16550_MIN_FUNCTIONS
 379 #endif
 380
 381 #define CONFIG_SYS_BAUDRATE_TABLE       \
 382         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 383
 384 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 385 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 386
 387 /* I2C */
 388 #if !CONFIG_IS_ENABLED(DM_I2C)
 389 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 390 #endif
 391
 392 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 393
 394 /*
 395  * I2C2 EEPROM
 396  */
 397
 398 #define CONFIG_RTC_PT7C4338
 399 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 400 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 401
 402 /* enable read and write access to EEPROM */
 403
 404 #if defined(CONFIG_PCI)
 405 /*
 406  * General PCI
 407  * Memory space is mapped 1-1, but I/O space must start from 0.
 408  */
 409
 410 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 411 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 412 #ifdef CONFIG_PHYS_64BIT
 413 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 414 #else
 415 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 416 #endif
 417 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 418 #ifdef CONFIG_PHYS_64BIT
 419 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 420 #else
 421 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 422 #endif
 423
 424 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 425 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 426 #ifdef CONFIG_PHYS_64BIT
 427 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 428 #else
 429 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 430 #endif
 431 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 432 #ifdef CONFIG_PHYS_64BIT
 433 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 434 #else
 435 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 436 #endif
 437
 438 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 439 #endif /* CONFIG_PCI */
 440
 441 #if defined(CONFIG_TSEC_ENET)
 442 #define CONFIG_TSEC1
 443 #define CONFIG_TSEC1_NAME       "eTSEC1"
 444 #define CONFIG_TSEC2
 445 #define CONFIG_TSEC2_NAME       "eTSEC2"
 446 #define CONFIG_TSEC3
 447 #define CONFIG_TSEC3_NAME       "eTSEC3"
 448
 449 #define TSEC1_PHY_ADDR  2
 450 #define TSEC2_PHY_ADDR  0
 451 #define TSEC3_PHY_ADDR  1
 452
 453 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 454 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 455 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 456
 457 #define TSEC1_PHYIDX    0
 458 #define TSEC2_PHYIDX    0
 459 #define TSEC3_PHYIDX    0
 460 #endif /* CONFIG_TSEC_ENET */
 461
 462 /*
 463  * Environment
 464  */
 465 #if defined(CONFIG_SDCARD)
 466 #define CONFIG_FSL_FIXED_MMC_LOCATION
 467 #elif defined(CONFIG_MTD_RAW_NAND)
 468 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 469 #ifdef CONFIG_TPL_BUILD
 470 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 471 #endif
 472 #elif defined(CONFIG_SYS_RAMBOOT)
 473 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 474 #endif
 475
 476 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 477 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 478
 479 /*
 480  * USB
 481  */
 482 #define CONFIG_HAS_FSL_DR_USB
 483
 484 #if defined(CONFIG_HAS_FSL_DR_USB)
 485 #ifdef CONFIG_USB_EHCI_HCD
 486 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 487 #endif
 488 #endif
 489
 490 #if defined(CONFIG_TARGET_P1020RDB_PD)
 491 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 492 #endif
 493
 494 #ifdef CONFIG_MMC
 495 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 496 #endif
 497
 498 /*
 499  * Miscellaneous configurable options
 500  */
 501
 502 /*
 503  * For booting Linux, the board info and command line data
 504  * have to be in the first 64 MB of memory, since this is
 505  * the maximum mapped by the Linux kernel during initialization.
 506  */
 507 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 508 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 509
 510 /*
 511  * Environment Configuration
 512  */
 513 #define CONFIG_HOSTNAME         "unknown"
 514 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 515 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 516
 517 #ifdef __SW_BOOT_NOR
 518 #define __NOR_RST_CMD   \
 519 norboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NOR 1; \
 520 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 521 #endif
 522 #ifdef __SW_BOOT_SPI
 523 #define __SPI_RST_CMD   \
 524 spiboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SPI 1; \
 525 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 526 #endif
 527 #ifdef __SW_BOOT_SD
 528 #define __SD_RST_CMD    \
 529 sdboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SD 1; \
 530 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 531 #endif
 532 #ifdef __SW_BOOT_NAND
 533 #define __NAND_RST_CMD  \
 534 nandboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NAND 1; \
 535 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 536 #endif
 537 #ifdef __SW_BOOT_PCIE
 538 #define __PCIE_RST_CMD  \
 539 pciboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_PCIE 1; \
 540 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 541 #endif
 542
 543 #define CONFIG_EXTRA_ENV_SETTINGS       \
 544 "netdev=eth0\0" \
 545 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 546 "loadaddr=1000000\0"    \
 547 "bootfile=uImage\0"     \
 548 "tftpflash=tftpboot $loadaddr $uboot; " \
 549         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 550         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 551         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 552         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 553         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 554 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 555 "consoledev=ttyS0\0"    \
 556 "ramdiskaddr=2000000\0" \
 557 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 558 "fdtaddr=1e00000\0"     \
 559 "bdev=sda1\0" \
 560 "jffs2nor=mtdblock3\0"  \
 561 "norbootaddr=ef080000\0"        \
 562 "norfdtaddr=ef040000\0" \
 563 "jffs2nand=mtdblock9\0" \
 564 "nandbootaddr=100000\0" \
 565 "nandfdtaddr=80000\0"           \
 566 "ramdisk_size=120000\0" \
 567 __VSCFW_ADDR    \
 568 "map_lowernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_LO)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 569 "map_uppernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_UP)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 570 __stringify(__NOR_RST_CMD)"\0" \
 571 __stringify(__SPI_RST_CMD)"\0" \
 572 __stringify(__SD_RST_CMD)"\0" \
 573 __stringify(__NAND_RST_CMD)"\0" \
 574 __stringify(__PCIE_RST_CMD)"\0"
 575
 576 #define CONFIG_USB_FAT_BOOT     \
 577 "setenv bootargs root=/dev/ram rw "     \
 578 "console=$consoledev,$baudrate $othbootargs " \
 579 "ramdisk_size=$ramdisk_size;"   \
 580 "usb start;"    \
 581 "fatload usb 0:2 $loadaddr $bootfile;"  \
 582 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 583 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 584 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 585
 586 #define CONFIG_USB_EXT2_BOOT    \
 587 "setenv bootargs root=/dev/ram rw "     \
 588 "console=$consoledev,$baudrate $othbootargs " \
 589 "ramdisk_size=$ramdisk_size;"   \
 590 "usb start;"    \
 591 "ext2load usb 0:4 $loadaddr $bootfile;" \
 592 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 593 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 594 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 595
 596 #define CONFIG_NORBOOT  \
 597 "setenv bootargs root=/dev/$jffs2nor rw "       \
 598 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 599 "bootm $norbootaddr - $norfdtaddr"
 600
 601 #endif /* __CONFIG_H */