include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  81 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  82 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  84 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  85 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  86 #ifdef CONFIG_SPL_BUILD
  87 #define CONFIG_SPL_COMMON_INIT_DDR
  88 #endif
  89 #elif defined(CONFIG_SPIFLASH)
  90 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  91 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  92 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  93 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  94 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  95 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  96 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  97 #ifdef CONFIG_SPL_BUILD
  98 #define CONFIG_SPL_COMMON_INIT_DDR
  99 #endif
 100 #elif defined(CONFIG_MTD_RAW_NAND)
 101 #ifdef CONFIG_TPL_BUILD
 102 #define CONFIG_SPL_NAND_INIT
 103 #define CONFIG_SPL_COMMON_INIT_DDR
 104 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 105 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 106 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 107 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 108 #elif defined(CONFIG_SPL_BUILD)
 109 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 110 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 111 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 112 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 113 #else
 114 #ifndef CONFIG_MPC85XX_HAVE_RESET_VECTOR
 115 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 116 #endif
 117 #endif /* not CONFIG_TPL_BUILD */
 118
 119 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 120 #endif
 121
 122 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 123 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 124 #endif
 125
 126 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 127 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 128
 129 #define CONFIG_LBA48
 130
 131 #define CONFIG_HWCONFIG
 132 /*
 133  * These can be toggled for performance analysis, otherwise use default.
 134  */
 135 #define CONFIG_L2_CACHE
 136
 137 #define CONFIG_ENABLE_36BIT_PHYS
 138
 139 #define CONFIG_SYS_CCSRBAR              0xffe00000
 140 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 141
 142 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 143        SPL code*/
 144 #ifdef CONFIG_SPL_BUILD
 145 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 146 #endif
 147
 148 /* DDR Setup */
 149 #define CONFIG_SYS_DDR_RAW_TIMING
 150 #define CONFIG_SYS_SPD_BUS_NUM 1
 151 #define SPD_EEPROM_ADDRESS 0x52
 152
 153 #if defined(CONFIG_TARGET_P1020RDB_PD)
 154 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 155 #else
 156 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 157 #endif
 158 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 159 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 160 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 161
 162 /* Default settings for DDR3 */
 163 #ifndef CONFIG_TARGET_P2020RDB
 164 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 165 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 166 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 167 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 168 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 169 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 170
 171 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 172 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 173 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 174 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 175
 176 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 177 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 178 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 179 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 180 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 181 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 182 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 183 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 184 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 185
 186 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 187 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 188 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 189 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 190 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 191 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 192 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 193 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 194 #endif
 195
 196 /*
 197  * Memory map
 198  *
 199  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 200  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 201  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 202  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 203  *   (early boot only)
 204  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 205  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 206  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 207  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 208  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 209  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 210  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 211  */
 212
 213 /*
 214  * Local Bus Definitions
 215  */
 216 #if defined(CONFIG_TARGET_P1020RDB_PD)
 217 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 218 #define CONFIG_SYS_FLASH_BASE           0xec000000
 219 #else
 220 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 221 #define CONFIG_SYS_FLASH_BASE           0xef000000
 222 #endif
 223
 224 #ifdef CONFIG_PHYS_64BIT
 225 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 226 #else
 227 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 228 #endif
 229
 230 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 231         | BR_PS_16 | BR_V)
 232
 233 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 234
 235 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 236 #define CONFIG_SYS_FLASH_QUIET_TEST
 237 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 238
 239 #undef CONFIG_SYS_FLASH_CHECKSUM
 240 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 241 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 242
 243 #define CONFIG_SYS_FLASH_EMPTY_INFO
 244
 245 /* Nand Flash */
 246 #ifdef CONFIG_NAND_FSL_ELBC
 247 #define CONFIG_SYS_NAND_BASE            0xff800000
 248 #ifdef CONFIG_PHYS_64BIT
 249 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 250 #else
 251 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 252 #endif
 253
 254 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 255 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 256
 257 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 258         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 259         | BR_PS_8       /* Port Size = 8 bit */ \
 260         | BR_MS_FCM     /* MSEL = FCM */ \
 261         | BR_V) /* valid */
 262 #if defined(CONFIG_TARGET_P1020RDB_PD)
 263 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 264         | OR_FCM_PGS    /* Large Page*/ \
 265         | OR_FCM_CSCT \
 266         | OR_FCM_CST \
 267         | OR_FCM_CHT \
 268         | OR_FCM_SCY_1 \
 269         | OR_FCM_TRLX \
 270         | OR_FCM_EHTR)
 271 #else
 272 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 273         | OR_FCM_CSCT \
 274         | OR_FCM_CST \
 275         | OR_FCM_CHT \
 276         | OR_FCM_SCY_1 \
 277         | OR_FCM_TRLX \
 278         | OR_FCM_EHTR)
 279 #endif
 280 #endif /* CONFIG_NAND_FSL_ELBC */
 281
 282 #define CONFIG_SYS_INIT_RAM_LOCK
 283 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 284 #ifdef CONFIG_PHYS_64BIT
 285 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 286 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 287 /* The assembler doesn't like typecast */
 288 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 289         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 290           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 291 #else
 292 /* Initial L1 address */
 293 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 294 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 295 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 296 #endif
 297 /* Size of used area in RAM */
 298 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 299
 300 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 301                                         GENERATED_GBL_DATA_SIZE)
 302 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 303
 304 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 305
 306 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 307 #ifdef CONFIG_PHYS_64BIT
 308 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 309 #else
 310 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 311 #endif
 312 /* CPLD config size: 1Mb */
 313
 314 #define CONFIG_SYS_PMC_BASE     0xff980000
 315 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 316 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 317                                         BR_PS_8 | BR_V)
 318 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 319                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 320                                  OR_GPCM_EAD)
 321
 322 /* Vsc7385 switch */
 323 #ifdef CONFIG_VSC7385_ENET
 324 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 325 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 326
 327 #ifdef CONFIG_PHYS_64BIT
 328 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 329 #else
 330 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 331 #endif
 332
 333 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 334         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 335 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 336                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 337                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 338
 339 /* The size of the VSC7385 firmware image */
 340 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 341 #endif
 342
 343 #ifndef __VSCFW_ADDR
 344 #define __VSCFW_ADDR ""
 345 #endif
 346
 347 /*
 348  * Config the L2 Cache as L2 SRAM
 349 */
 350 #if defined(CONFIG_SPL_BUILD)
 351 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 352 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 353 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 354 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 355 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 356 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 357 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 358 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 359 #if defined(CONFIG_TARGET_P2020RDB)
 360 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 361 #else
 362 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 363 #endif
 364 #elif defined(CONFIG_MTD_RAW_NAND)
 365 #ifdef CONFIG_TPL_BUILD
 366 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 367 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 368 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 369 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 370 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 371 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 372 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 373 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 374 #else
 375 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 376 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 377 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 378 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 379 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 380 #endif /* CONFIG_TPL_BUILD */
 381 #endif
 382 #endif
 383
 384 /* Serial Port - controlled on board with jumper J8
 385  * open - index 2
 386  * shorted - index 1
 387  */
 388 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 389 #define CONFIG_SYS_NS16550_SERIAL
 390 #define CONFIG_SYS_NS16550_REG_SIZE     1
 391 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 392 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 393 #define CONFIG_NS16550_MIN_FUNCTIONS
 394 #endif
 395
 396 #define CONFIG_SYS_BAUDRATE_TABLE       \
 397         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 398
 399 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 400 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 401
 402 /* I2C */
 403 #if !CONFIG_IS_ENABLED(DM_I2C)
 404 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 405 #endif
 406
 407 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 408
 409 /*
 410  * I2C2 EEPROM
 411  */
 412
 413 #define CONFIG_RTC_PT7C4338
 414 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 415 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 416
 417 /* enable read and write access to EEPROM */
 418
 419 #if defined(CONFIG_PCI)
 420 /*
 421  * General PCI
 422  * Memory space is mapped 1-1, but I/O space must start from 0.
 423  */
 424
 425 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 426 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 427 #ifdef CONFIG_PHYS_64BIT
 428 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 429 #else
 430 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 431 #endif
 432 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 433 #ifdef CONFIG_PHYS_64BIT
 434 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 435 #else
 436 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 437 #endif
 438
 439 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 440 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 441 #ifdef CONFIG_PHYS_64BIT
 442 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 443 #else
 444 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 445 #endif
 446 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 447 #ifdef CONFIG_PHYS_64BIT
 448 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 449 #else
 450 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 451 #endif
 452
 453 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 454 #endif /* CONFIG_PCI */
 455
 456 #if defined(CONFIG_TSEC_ENET)
 457 #define CONFIG_TSEC1
 458 #define CONFIG_TSEC1_NAME       "eTSEC1"
 459 #define CONFIG_TSEC2
 460 #define CONFIG_TSEC2_NAME       "eTSEC2"
 461 #define CONFIG_TSEC3
 462 #define CONFIG_TSEC3_NAME       "eTSEC3"
 463
 464 #define TSEC1_PHY_ADDR  2
 465 #define TSEC2_PHY_ADDR  0
 466 #define TSEC3_PHY_ADDR  1
 467
 468 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 469 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 470 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 471
 472 #define TSEC1_PHYIDX    0
 473 #define TSEC2_PHYIDX    0
 474 #define TSEC3_PHYIDX    0
 475 #endif /* CONFIG_TSEC_ENET */
 476
 477 /*
 478  * Environment
 479  */
 480 #if defined(CONFIG_SDCARD)
 481 #define CONFIG_FSL_FIXED_MMC_LOCATION
 482 #elif defined(CONFIG_MTD_RAW_NAND)
 483 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 484 #ifdef CONFIG_TPL_BUILD
 485 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 486 #endif
 487 #elif defined(CONFIG_SYS_RAMBOOT)
 488 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 489 #endif
 490
 491 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 492 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 493
 494 /*
 495  * USB
 496  */
 497 #define CONFIG_HAS_FSL_DR_USB
 498
 499 #if defined(CONFIG_HAS_FSL_DR_USB)
 500 #ifdef CONFIG_USB_EHCI_HCD
 501 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 502 #endif
 503 #endif
 504
 505 #if defined(CONFIG_TARGET_P1020RDB_PD)
 506 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 507 #endif
 508
 509 #ifdef CONFIG_MMC
 510 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 511 #endif
 512
 513 /*
 514  * Miscellaneous configurable options
 515  */
 516
 517 /*
 518  * For booting Linux, the board info and command line data
 519  * have to be in the first 64 MB of memory, since this is
 520  * the maximum mapped by the Linux kernel during initialization.
 521  */
 522 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 523 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 524
 525 /*
 526  * Environment Configuration
 527  */
 528 #define CONFIG_HOSTNAME         "unknown"
 529 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 530 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 531
 532 #ifdef __SW_BOOT_NOR
 533 #define __NOR_RST_CMD   \
 534 norboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NOR 1; \
 535 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 536 #endif
 537 #ifdef __SW_BOOT_SPI
 538 #define __SPI_RST_CMD   \
 539 spiboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SPI 1; \
 540 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 541 #endif
 542 #ifdef __SW_BOOT_SD
 543 #define __SD_RST_CMD    \
 544 sdboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SD 1; \
 545 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 546 #endif
 547 #ifdef __SW_BOOT_NAND
 548 #define __NAND_RST_CMD  \
 549 nandboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NAND 1; \
 550 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 551 #endif
 552 #ifdef __SW_BOOT_PCIE
 553 #define __PCIE_RST_CMD  \
 554 pciboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_PCIE 1; \
 555 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 556 #endif
 557
 558 #define CONFIG_EXTRA_ENV_SETTINGS       \
 559 "netdev=eth0\0" \
 560 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 561 "loadaddr=1000000\0"    \
 562 "bootfile=uImage\0"     \
 563 "tftpflash=tftpboot $loadaddr $uboot; " \
 564         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 565         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 566         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 567         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 568         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 569 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 570 "consoledev=ttyS0\0"    \
 571 "ramdiskaddr=2000000\0" \
 572 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 573 "fdtaddr=1e00000\0"     \
 574 "bdev=sda1\0" \
 575 "jffs2nor=mtdblock3\0"  \
 576 "norbootaddr=ef080000\0"        \
 577 "norfdtaddr=ef040000\0" \
 578 "jffs2nand=mtdblock9\0" \
 579 "nandbootaddr=100000\0" \
 580 "nandfdtaddr=80000\0"           \
 581 "ramdisk_size=120000\0" \
 582 __VSCFW_ADDR    \
 583 "map_lowernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_LO)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 584 "map_uppernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_UP)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 585 __stringify(__NOR_RST_CMD)"\0" \
 586 __stringify(__SPI_RST_CMD)"\0" \
 587 __stringify(__SD_RST_CMD)"\0" \
 588 __stringify(__NAND_RST_CMD)"\0" \
 589 __stringify(__PCIE_RST_CMD)"\0"
 590
 591 #define CONFIG_USB_FAT_BOOT     \
 592 "setenv bootargs root=/dev/ram rw "     \
 593 "console=$consoledev,$baudrate $othbootargs " \
 594 "ramdisk_size=$ramdisk_size;"   \
 595 "usb start;"    \
 596 "fatload usb 0:2 $loadaddr $bootfile;"  \
 597 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 598 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 599 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 600
 601 #define CONFIG_USB_EXT2_BOOT    \
 602 "setenv bootargs root=/dev/ram rw "     \
 603 "console=$consoledev,$baudrate $othbootargs " \
 604 "ramdisk_size=$ramdisk_size;"   \
 605 "usb start;"    \
 606 "ext2load usb 0:4 $loadaddr $bootfile;" \
 607 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 608 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 609 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 610
 611 #define CONFIG_NORBOOT  \
 612 "setenv bootargs root=/dev/$jffs2nor rw "       \
 613 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 614 "bootm $norbootaddr - $norfdtaddr"
 615
 616 #endif /* __CONFIG_H */