include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  */
   5
   6 /*
   7  * QorIQ RDB boards configuration file
   8  */
   9 #ifndef __CONFIG_H
  10 #define __CONFIG_H
  11
  12 #if defined(CONFIG_TARGET_P1020MBG)
  13 #define CONFIG_BOARDNAME "P1020MBG-PC"
  14 #define CONFIG_VSC7385_ENET
  15 #define CONFIG_SLIC
  16 #define __SW_BOOT_MASK          0x03
  17 #define __SW_BOOT_NOR           0xe4
  18 #define __SW_BOOT_SD            0x54
  19 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  20 #endif
  21
  22 #if defined(CONFIG_TARGET_P1020UTM)
  23 #define CONFIG_BOARDNAME "P1020UTM-PC"
  24 #define __SW_BOOT_MASK          0x03
  25 #define __SW_BOOT_NOR           0xe0
  26 #define __SW_BOOT_SD            0x50
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 #if defined(CONFIG_TARGET_P1020RDB_PC)
  31 #define CONFIG_BOARDNAME "P1020RDB-PC"
  32 #define CONFIG_NAND_FSL_ELBC
  33 #define CONFIG_VSC7385_ENET
  34 #define CONFIG_SLIC
  35 #define __SW_BOOT_MASK          0x03
  36 #define __SW_BOOT_NOR           0x5c
  37 #define __SW_BOOT_SPI           0x1c
  38 #define __SW_BOOT_SD            0x9c
  39 #define __SW_BOOT_NAND          0xec
  40 #define __SW_BOOT_PCIE          0x6c
  41 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  42 #endif
  43
  44 /*
  45  * P1020RDB-PD board has user selectable switches for evaluating different
  46  * frequency and boot options for the P1020 device. The table that
  47  * follow describe the available options. The front six binary number was in
  48  * accordance with SW3[1:6].
  49  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  50  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  51  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  52  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  53  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  54  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  55  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  56  */
  57 #if defined(CONFIG_TARGET_P1020RDB_PD)
  58 #define CONFIG_BOARDNAME "P1020RDB-PD"
  59 #define CONFIG_NAND_FSL_ELBC
  60 #define CONFIG_VSC7385_ENET
  61 #define CONFIG_SLIC
  62 #define __SW_BOOT_MASK          0x03
  63 #define __SW_BOOT_NOR           0x64
  64 #define __SW_BOOT_SPI           0x34
  65 #define __SW_BOOT_SD            0x24
  66 #define __SW_BOOT_NAND          0x44
  67 #define __SW_BOOT_PCIE          0x74
  68 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  69 /*
  70  * Dynamic MTD Partition support with mtdparts
  71  */
  72 #endif
  73
  74 #if defined(CONFIG_TARGET_P1021RDB)
  75 #define CONFIG_BOARDNAME "P1021RDB-PC"
  76 #define CONFIG_NAND_FSL_ELBC
  77 #define CONFIG_VSC7385_ENET
  78 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
  79                                                 addresses in the LBC */
  80 #define __SW_BOOT_MASK          0x03
  81 #define __SW_BOOT_NOR           0x5c
  82 #define __SW_BOOT_SPI           0x1c
  83 #define __SW_BOOT_SD            0x9c
  84 #define __SW_BOOT_NAND          0xec
  85 #define __SW_BOOT_PCIE          0x6c
  86 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  87 /*
  88  * Dynamic MTD Partition support with mtdparts
  89  */
  90 #endif
  91
  92 #if defined(CONFIG_TARGET_P1024RDB)
  93 #define CONFIG_BOARDNAME "P1024RDB"
  94 #define CONFIG_NAND_FSL_ELBC
  95 #define CONFIG_SLIC
  96 #define __SW_BOOT_MASK          0xf3
  97 #define __SW_BOOT_NOR           0x00
  98 #define __SW_BOOT_SPI           0x08
  99 #define __SW_BOOT_SD            0x04
 100 #define __SW_BOOT_NAND          0x0c
 101 #define CONFIG_SYS_L2_SIZE      (256 << 10)
 102 #endif
 103
 104 #if defined(CONFIG_TARGET_P1025RDB)
 105 #define CONFIG_BOARDNAME "P1025RDB"
 106 #define CONFIG_NAND_FSL_ELBC
 107 #define CONFIG_SLIC
 108
 109 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
 110                                                 addresses in the LBC */
 111 #define __SW_BOOT_MASK          0xf3
 112 #define __SW_BOOT_NOR           0x00
 113 #define __SW_BOOT_SPI           0x08
 114 #define __SW_BOOT_SD            0x04
 115 #define __SW_BOOT_NAND          0x0c
 116 #define CONFIG_SYS_L2_SIZE      (256 << 10)
 117 #endif
 118
 119 #if defined(CONFIG_TARGET_P2020RDB)
 120 #define CONFIG_BOARDNAME "P2020RDB-PC"
 121 #define CONFIG_NAND_FSL_ELBC
 122 #define CONFIG_VSC7385_ENET
 123 #define __SW_BOOT_MASK          0x03
 124 #define __SW_BOOT_NOR           0xc8
 125 #define __SW_BOOT_SPI           0x28
 126 #define __SW_BOOT_SD            0x68 /* or 0x18 */
 127 #define __SW_BOOT_NAND          0xe8
 128 #define __SW_BOOT_PCIE          0xa8
 129 #define CONFIG_SYS_L2_SIZE      (512 << 10)
 130 /*
 131  * Dynamic MTD Partition support with mtdparts
 132  */
 133 #endif
 134
 135 #ifdef CONFIG_SDCARD
 136 #define CONFIG_SPL_FLUSH_IMAGE
 137 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 138 #define CONFIG_SPL_PAD_TO               0x20000
 139 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
 140 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
 141 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
 142 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
 143 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
 144 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 145 #ifdef CONFIG_SPL_BUILD
 146 #define CONFIG_SPL_COMMON_INIT_DDR
 147 #endif
 148 #endif
 149
 150 #ifdef CONFIG_SPIFLASH
 151 #define CONFIG_SPL_SPI_FLASH_MINIMAL
 152 #define CONFIG_SPL_FLUSH_IMAGE
 153 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 154 #define CONFIG_SPL_PAD_TO               0x20000
 155 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
 156 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
 157 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
 158 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
 159 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
 160 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 161 #ifdef CONFIG_SPL_BUILD
 162 #define CONFIG_SPL_COMMON_INIT_DDR
 163 #endif
 164 #endif
 165
 166 #ifdef CONFIG_NAND
 167 #ifdef CONFIG_TPL_BUILD
 168 #define CONFIG_SPL_FLUSH_IMAGE
 169 #define CONFIG_SPL_NAND_INIT
 170 #define CONFIG_SPL_COMMON_INIT_DDR
 171 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 172 #define CONFIG_TPL_TEXT_BASE            0xf8f81000
 173 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 174 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 175 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 176 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 177 #define CONFIG_SYS_NAND_U_BOOT_OFFS     ((128 + 128) << 10)
 178 #elif defined(CONFIG_SPL_BUILD)
 179 #define CONFIG_SPL_INIT_MINIMAL
 180 #define CONFIG_SPL_FLUSH_IMAGE
 181 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 182 #define CONFIG_SPL_MAX_SIZE             4096
 183 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 184 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 185 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 186 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (128 << 10)
 187 #endif /* not CONFIG_TPL_BUILD */
 188
 189 #define CONFIG_SPL_PAD_TO               0x20000
 190 #define CONFIG_TPL_PAD_TO               0x20000
 191 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 192 #define CONFIG_SYS_LDSCRIPT     "arch/powerpc/cpu/mpc85xx/u-boot-nand.lds"
 193 #endif
 194
 195 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 196 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 197 #endif
 198
 199 #ifndef CONFIG_SYS_MONITOR_BASE
 200 #ifdef CONFIG_TPL_BUILD
 201 #define CONFIG_SYS_MONITOR_BASE CONFIG_TPL_TEXT_BASE
 202 #elif defined(CONFIG_SPL_BUILD)
 203 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
 204 #else
 205 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 206 #endif
 207 #endif
 208
 209 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 210 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 211 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
 212 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 213 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
 214 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
 215
 216 #define CONFIG_ENV_OVERWRITE
 217
 218 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 219 #define CONFIG_LBA48
 220
 221 #if defined(CONFIG_TARGET_P2020RDB)
 222 #define CONFIG_SYS_CLK_FREQ     100000000
 223 #else
 224 #define CONFIG_SYS_CLK_FREQ     66666666
 225 #endif
 226 #define CONFIG_DDR_CLK_FREQ     66666666
 227
 228 #define CONFIG_HWCONFIG
 229 /*
 230  * These can be toggled for performance analysis, otherwise use default.
 231  */
 232 #define CONFIG_L2_CACHE
 233 #define CONFIG_BTB
 234
 235 #define CONFIG_ENABLE_36BIT_PHYS
 236
 237 #ifdef CONFIG_PHYS_64BIT
 238 #define CONFIG_ADDR_MAP                 1
 239 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
 240 #endif
 241
 242 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
 243 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
 244
 245 #define CONFIG_SYS_CCSRBAR              0xffe00000
 246 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 247
 248 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 249        SPL code*/
 250 #ifdef CONFIG_SPL_BUILD
 251 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 252 #endif
 253
 254 /* DDR Setup */
 255 #define CONFIG_SYS_DDR_RAW_TIMING
 256 #define CONFIG_DDR_SPD
 257 #define CONFIG_SYS_SPD_BUS_NUM 1
 258 #define SPD_EEPROM_ADDRESS 0x52
 259
 260 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
 261 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 262 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 263 #else
 264 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 265 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
 266 #endif
 267 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 268 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 269 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 270
 271 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 272
 273 /* Default settings for DDR3 */
 274 #ifndef CONFIG_TARGET_P2020RDB
 275 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 276 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 277 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 278 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 279 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 280 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 281
 282 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 283 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 284 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 285 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 286
 287 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 288 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 289 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 290 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 291 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 292 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 293 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 294 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 295 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 296
 297 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 298 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 299 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 300 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 301 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 302 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 303 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 304 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 305 #endif
 306
 307 #undef CONFIG_CLOCKS_IN_MHZ
 308
 309 /*
 310  * Memory map
 311  *
 312  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 313  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 314  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 315  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 316  *   (early boot only)
 317  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 318  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 319  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 320  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 321  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 322  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 323  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 324  */
 325
 326 /*
 327  * Local Bus Definitions
 328  */
 329 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
 330 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 331 #define CONFIG_SYS_FLASH_BASE           0xec000000
 332 #elif defined(CONFIG_TARGET_P1020UTM)
 333 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* 32M */
 334 #define CONFIG_SYS_FLASH_BASE           0xee000000
 335 #else
 336 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 337 #define CONFIG_SYS_FLASH_BASE           0xef000000
 338 #endif
 339
 340 #ifdef CONFIG_PHYS_64BIT
 341 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 342 #else
 343 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 344 #endif
 345
 346 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 347         | BR_PS_16 | BR_V)
 348
 349 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 350
 351 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 352 #define CONFIG_SYS_FLASH_QUIET_TEST
 353 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 354
 355 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 356
 357 #undef CONFIG_SYS_FLASH_CHECKSUM
 358 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 359 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 360
 361 #define CONFIG_SYS_FLASH_EMPTY_INFO
 362
 363 /* Nand Flash */
 364 #ifdef CONFIG_NAND_FSL_ELBC
 365 #define CONFIG_SYS_NAND_BASE            0xff800000
 366 #ifdef CONFIG_PHYS_64BIT
 367 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 368 #else
 369 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 370 #endif
 371
 372 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 373 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 374 #if defined(CONFIG_TARGET_P1020RDB_PD)
 375 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 376 #else
 377 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
 378 #endif
 379
 380 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 381         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 382         | BR_PS_8       /* Port Size = 8 bit */ \
 383         | BR_MS_FCM     /* MSEL = FCM */ \
 384         | BR_V) /* valid */
 385 #if defined(CONFIG_TARGET_P1020RDB_PD)
 386 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 387         | OR_FCM_PGS    /* Large Page*/ \
 388         | OR_FCM_CSCT \
 389         | OR_FCM_CST \
 390         | OR_FCM_CHT \
 391         | OR_FCM_SCY_1 \
 392         | OR_FCM_TRLX \
 393         | OR_FCM_EHTR)
 394 #else
 395 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 396         | OR_FCM_CSCT \
 397         | OR_FCM_CST \
 398         | OR_FCM_CHT \
 399         | OR_FCM_SCY_1 \
 400         | OR_FCM_TRLX \
 401         | OR_FCM_EHTR)
 402 #endif
 403 #endif /* CONFIG_NAND_FSL_ELBC */
 404
 405 #define CONFIG_SYS_INIT_RAM_LOCK
 406 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 407 #ifdef CONFIG_PHYS_64BIT
 408 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 409 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 410 /* The assembler doesn't like typecast */
 411 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 412         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 413           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 414 #else
 415 /* Initial L1 address */
 416 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 417 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 418 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 419 #endif
 420 /* Size of used area in RAM */
 421 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 422
 423 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 424                                         GENERATED_GBL_DATA_SIZE)
 425 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 426
 427 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 428 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)/* Reserved for malloc */
 429
 430 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 431 #ifdef CONFIG_PHYS_64BIT
 432 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 433 #else
 434 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 435 #endif
 436 /* CPLD config size: 1Mb */
 437 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
 438                                         BR_PS_8 | BR_V)
 439 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
 440
 441 #define CONFIG_SYS_PMC_BASE     0xff980000
 442 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 443 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 444                                         BR_PS_8 | BR_V)
 445 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 446                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 447                                  OR_GPCM_EAD)
 448
 449 #ifdef CONFIG_NAND
 450 #define CONFIG_SYS_BR0_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 451 #define CONFIG_SYS_OR0_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 452 #define CONFIG_SYS_BR1_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 453 #define CONFIG_SYS_OR1_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 454 #else
 455 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 456 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 457 #ifdef CONFIG_NAND_FSL_ELBC
 458 #define CONFIG_SYS_BR1_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 459 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 460 #endif
 461 #endif
 462 #define CONFIG_SYS_BR3_PRELIM   CONFIG_CPLD_BR_PRELIM   /* CPLD Base Address */
 463 #define CONFIG_SYS_OR3_PRELIM   CONFIG_CPLD_OR_PRELIM   /* CPLD Options */
 464
 465 /* Vsc7385 switch */
 466 #ifdef CONFIG_VSC7385_ENET
 467 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 468
 469 #ifdef CONFIG_PHYS_64BIT
 470 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 471 #else
 472 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 473 #endif
 474
 475 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 476         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 477 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 478                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 479                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 480
 481 #define CONFIG_SYS_BR2_PRELIM   CONFIG_SYS_VSC7385_BR_PRELIM
 482 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_VSC7385_OR_PRELIM
 483
 484 /* The size of the VSC7385 firmware image */
 485 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 486 #endif
 487
 488 /*
 489  * Config the L2 Cache as L2 SRAM
 490 */
 491 #if defined(CONFIG_SPL_BUILD)
 492 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 493 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 494 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 495 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 496 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 497 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 498 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 499 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 500 #if defined(CONFIG_TARGET_P2020RDB)
 501 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 502 #else
 503 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 504 #endif
 505 #elif defined(CONFIG_NAND)
 506 #ifdef CONFIG_TPL_BUILD
 507 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 508 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 509 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 510 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 511 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 512 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 513 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 514 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 515 #else
 516 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 517 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 518 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 519 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 520 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 521 #endif /* CONFIG_TPL_BUILD */
 522 #endif
 523 #endif
 524
 525 /* Serial Port - controlled on board with jumper J8
 526  * open - index 2
 527  * shorted - index 1
 528  */
 529 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 530 #define CONFIG_SYS_NS16550_SERIAL
 531 #define CONFIG_SYS_NS16550_REG_SIZE     1
 532 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 533 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 534 #define CONFIG_NS16550_MIN_FUNCTIONS
 535 #endif
 536
 537 #define CONFIG_SYS_BAUDRATE_TABLE       \
 538         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 539
 540 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 541 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 542
 543 /* I2C */
 544 #define CONFIG_SYS_I2C
 545 #define CONFIG_SYS_I2C_FSL
 546 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 547 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 548 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 549 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 550 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 551 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 552 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 553 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
 554 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 555
 556 /*
 557  * I2C2 EEPROM
 558  */
 559 #undef CONFIG_ID_EEPROM
 560
 561 #define CONFIG_RTC_PT7C4338
 562 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 563 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 564
 565 /* enable read and write access to EEPROM */
 566 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 567 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
 568 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 5
 569
 570 #if defined(CONFIG_PCI)
 571 /*
 572  * General PCI
 573  * Memory space is mapped 1-1, but I/O space must start from 0.
 574  */
 575
 576 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 577 #define CONFIG_SYS_PCIE2_NAME           "PCIe SLOT"
 578 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 579 #ifdef CONFIG_PHYS_64BIT
 580 #define CONFIG_SYS_PCIE2_MEM_BUS        0xc0000000
 581 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 582 #else
 583 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 584 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 585 #endif
 586 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 587 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 588 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 589 #ifdef CONFIG_PHYS_64BIT
 590 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 591 #else
 592 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 593 #endif
 594 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 595
 596 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 597 #define CONFIG_SYS_PCIE1_NAME           "mini PCIe SLOT"
 598 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 599 #ifdef CONFIG_PHYS_64BIT
 600 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
 601 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 602 #else
 603 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
 604 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 605 #endif
 606 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 607 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 608 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 609 #ifdef CONFIG_PHYS_64BIT
 610 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 611 #else
 612 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 613 #endif
 614 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 615
 616 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 617 #endif /* CONFIG_PCI */
 618
 619 #if defined(CONFIG_TSEC_ENET)
 620 #define CONFIG_TSEC1
 621 #define CONFIG_TSEC1_NAME       "eTSEC1"
 622 #define CONFIG_TSEC2
 623 #define CONFIG_TSEC2_NAME       "eTSEC2"
 624 #define CONFIG_TSEC3
 625 #define CONFIG_TSEC3_NAME       "eTSEC3"
 626
 627 #define TSEC1_PHY_ADDR  2
 628 #define TSEC2_PHY_ADDR  0
 629 #define TSEC3_PHY_ADDR  1
 630
 631 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 632 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 633 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 634
 635 #define TSEC1_PHYIDX    0
 636 #define TSEC2_PHYIDX    0
 637 #define TSEC3_PHYIDX    0
 638
 639 #define CONFIG_ETHPRIME "eTSEC1"
 640
 641 #define CONFIG_HAS_ETH0
 642 #define CONFIG_HAS_ETH1
 643 #define CONFIG_HAS_ETH2
 644 #endif /* CONFIG_TSEC_ENET */
 645
 646 #ifdef CONFIG_QE
 647 /* QE microcode/firmware address */
 648 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
 649 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 650 #endif /* CONFIG_QE */
 651
 652 #ifdef CONFIG_TARGET_P1025RDB
 653 /*
 654  * QE UEC ethernet configuration
 655  */
 656 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
 657
 658 #undef CONFIG_UEC_ETH
 659 #define CONFIG_PHY_MODE_NEED_CHANGE
 660
 661 #define CONFIG_UEC_ETH1 /* ETH1 */
 662 #define CONFIG_HAS_ETH0
 663
 664 #ifdef CONFIG_UEC_ETH1
 665 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
 666 #define CONFIG_SYS_UEC1_RX_CLK  QE_CLK12 /* CLK12 for MII */
 667 #define CONFIG_SYS_UEC1_TX_CLK  QE_CLK9 /* CLK9 for MII */
 668 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 669 #define CONFIG_SYS_UEC1_PHY_ADDR        0x0     /* 0x0 for MII */
 670 #define CONFIG_SYS_UEC1_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
 671 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 672 #endif /* CONFIG_UEC_ETH1 */
 673
 674 #define CONFIG_UEC_ETH5 /* ETH5 */
 675 #define CONFIG_HAS_ETH1
 676
 677 #ifdef CONFIG_UEC_ETH5
 678 #define CONFIG_SYS_UEC5_UCC_NUM 4       /* UCC5 */
 679 #define CONFIG_SYS_UEC5_RX_CLK  QE_CLK_NONE
 680 #define CONFIG_SYS_UEC5_TX_CLK  QE_CLK13 /* CLK 13 for RMII */
 681 #define CONFIG_SYS_UEC5_ETH_TYPE        FAST_ETH
 682 #define CONFIG_SYS_UEC5_PHY_ADDR        0x3     /* 0x3 for RMII */
 683 #define CONFIG_SYS_UEC5_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
 684 #define CONFIG_SYS_UEC5_INTERFACE_SPEED 100
 685 #endif /* CONFIG_UEC_ETH5 */
 686 #endif /* CONFIG_TARGET_P1025RDB */
 687
 688 /*
 689  * Environment
 690  */
 691 #ifdef CONFIG_SPIFLASH
 692 #define CONFIG_ENV_SIZE         0x2000  /* 8KB */
 693 #define CONFIG_ENV_OFFSET       0x100000        /* 1MB */
 694 #define CONFIG_ENV_SECT_SIZE    0x10000
 695 #elif defined(CONFIG_SDCARD)
 696 #define CONFIG_FSL_FIXED_MMC_LOCATION
 697 #define CONFIG_ENV_SIZE         0x2000
 698 #define CONFIG_SYS_MMC_ENV_DEV  0
 699 #elif defined(CONFIG_NAND)
 700 #ifdef CONFIG_TPL_BUILD
 701 #define CONFIG_ENV_SIZE         0x2000
 702 #define CONFIG_ENV_ADDR         (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 703 #else
 704 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
 705 #endif
 706 #define CONFIG_ENV_OFFSET       (1024 * 1024)
 707 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 708 #elif defined(CONFIG_SYS_RAMBOOT)
 709 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 710 #define CONFIG_ENV_SIZE         0x2000
 711 #else
 712 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 713 #define CONFIG_ENV_SIZE         0x2000
 714 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 715 #endif
 716
 717 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 718 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 719
 720 /*
 721  * USB
 722  */
 723 #define CONFIG_HAS_FSL_DR_USB
 724
 725 #if defined(CONFIG_HAS_FSL_DR_USB)
 726 #ifdef CONFIG_USB_EHCI_HCD
 727 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 728 #define CONFIG_USB_EHCI_FSL
 729 #endif
 730 #endif
 731
 732 #if defined(CONFIG_TARGET_P1020RDB_PD)
 733 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 734 #endif
 735
 736 #ifdef CONFIG_MMC
 737 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 738 #endif
 739
 740 #undef CONFIG_WATCHDOG  /* watchdog disabled */
 741
 742 /*
 743  * Miscellaneous configurable options
 744  */
 745 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 746
 747 /*
 748  * For booting Linux, the board info and command line data
 749  * have to be in the first 64 MB of memory, since this is
 750  * the maximum mapped by the Linux kernel during initialization.
 751  */
 752 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 753 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 754
 755 #if defined(CONFIG_CMD_KGDB)
 756 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 757 #endif
 758
 759 /*
 760  * Environment Configuration
 761  */
 762 #define CONFIG_HOSTNAME         "unknown"
 763 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 764 #define CONFIG_BOOTFILE         "uImage"
 765 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 766
 767 /* default location for tftp and bootm */
 768 #define CONFIG_LOADADDR 1000000
 769
 770 #ifdef __SW_BOOT_NOR
 771 #define __NOR_RST_CMD   \
 772 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 773 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 774 #endif
 775 #ifdef __SW_BOOT_SPI
 776 #define __SPI_RST_CMD   \
 777 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 778 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 779 #endif
 780 #ifdef __SW_BOOT_SD
 781 #define __SD_RST_CMD    \
 782 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 783 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 784 #endif
 785 #ifdef __SW_BOOT_NAND
 786 #define __NAND_RST_CMD  \
 787 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 788 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 789 #endif
 790 #ifdef __SW_BOOT_PCIE
 791 #define __PCIE_RST_CMD  \
 792 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 793 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 794 #endif
 795
 796 #define CONFIG_EXTRA_ENV_SETTINGS       \
 797 "netdev=eth0\0" \
 798 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 799 "loadaddr=1000000\0"    \
 800 "bootfile=uImage\0"     \
 801 "tftpflash=tftpboot $loadaddr $uboot; " \
 802         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 803         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 804         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 805         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 806         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 807 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 808 "consoledev=ttyS0\0"    \
 809 "ramdiskaddr=2000000\0" \
 810 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 811 "fdtaddr=1e00000\0"     \
 812 "bdev=sda1\0" \
 813 "jffs2nor=mtdblock3\0"  \
 814 "norbootaddr=ef080000\0"        \
 815 "norfdtaddr=ef040000\0" \
 816 "jffs2nand=mtdblock9\0" \
 817 "nandbootaddr=100000\0" \
 818 "nandfdtaddr=80000\0"           \
 819 "ramdisk_size=120000\0" \
 820 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 821 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 822 __stringify(__NOR_RST_CMD)"\0" \
 823 __stringify(__SPI_RST_CMD)"\0" \
 824 __stringify(__SD_RST_CMD)"\0" \
 825 __stringify(__NAND_RST_CMD)"\0" \
 826 __stringify(__PCIE_RST_CMD)"\0"
 827
 828 #define CONFIG_NFSBOOTCOMMAND   \
 829 "setenv bootargs root=/dev/nfs rw "     \
 830 "nfsroot=$serverip:$rootpath "  \
 831 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 832 "console=$consoledev,$baudrate $othbootargs;" \
 833 "tftp $loadaddr $bootfile;"     \
 834 "tftp $fdtaddr $fdtfile;"       \
 835 "bootm $loadaddr - $fdtaddr"
 836
 837 #define CONFIG_HDBOOT   \
 838 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
 839 "console=$consoledev,$baudrate $othbootargs;" \
 840 "usb start;"    \
 841 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
 842 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
 843 "bootm $loadaddr - $fdtaddr"
 844
 845 #define CONFIG_USB_FAT_BOOT     \
 846 "setenv bootargs root=/dev/ram rw "     \
 847 "console=$consoledev,$baudrate $othbootargs " \
 848 "ramdisk_size=$ramdisk_size;"   \
 849 "usb start;"    \
 850 "fatload usb 0:2 $loadaddr $bootfile;"  \
 851 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 852 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 853 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 854
 855 #define CONFIG_USB_EXT2_BOOT    \
 856 "setenv bootargs root=/dev/ram rw "     \
 857 "console=$consoledev,$baudrate $othbootargs " \
 858 "ramdisk_size=$ramdisk_size;"   \
 859 "usb start;"    \
 860 "ext2load usb 0:4 $loadaddr $bootfile;" \
 861 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 862 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 863 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 864
 865 #define CONFIG_NORBOOT  \
 866 "setenv bootargs root=/dev/$jffs2nor rw "       \
 867 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 868 "bootm $norbootaddr - $norfdtaddr"
 869
 870 #define CONFIG_RAMBOOTCOMMAND   \
 871 "setenv bootargs root=/dev/ram rw "     \
 872 "console=$consoledev,$baudrate $othbootargs " \
 873 "ramdisk_size=$ramdisk_size;"   \
 874 "tftp $ramdiskaddr $ramdiskfile;"       \
 875 "tftp $loadaddr $bootfile;"     \
 876 "tftp $fdtaddr $fdtfile;"       \
 877 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 878
 879 #define CONFIG_BOOTCOMMAND      CONFIG_HDBOOT
 880
 881 #endif /* __CONFIG_H */