include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  81 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  82 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  84 #elif defined(CONFIG_SPIFLASH)
  85 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  86 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  87 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  88 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  89 #elif defined(CONFIG_MTD_RAW_NAND)
  90 #ifdef CONFIG_TPL_BUILD
  91 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
  92 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
  93 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
  94 #elif defined(CONFIG_SPL_BUILD)
  95 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
  96 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
  97 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
  98 #endif /* not CONFIG_TPL_BUILD */
  99 #endif
 100
 101 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 102 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 103 #endif
 104
 105 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 106 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 107
 108 #define CONFIG_HWCONFIG
 109 /*
 110  * These can be toggled for performance analysis, otherwise use default.
 111  */
 112 #define CONFIG_L2_CACHE
 113
 114 #define CONFIG_SYS_CCSRBAR              0xffe00000
 115 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 116
 117 /* DDR Setup */
 118 #define SPD_EEPROM_ADDRESS 0x52
 119
 120 #if defined(CONFIG_TARGET_P1020RDB_PD)
 121 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 122 #else
 123 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 124 #endif
 125 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 126 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 127 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 128
 129 /* Default settings for DDR3 */
 130 #ifndef CONFIG_TARGET_P2020RDB
 131 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 132 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 133 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 134 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 135 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 136 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 137
 138 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 139 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 140 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 141 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 142
 143 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 144 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 145 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 146 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 147 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 148 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 149 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 150 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 151 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 152
 153 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 154 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 155 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 156 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 157 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 158 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 159 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 160 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 161 #endif
 162
 163 /*
 164  * Memory map
 165  *
 166  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 167  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 168  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 169  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 170  *   (early boot only)
 171  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 172  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 173  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 174  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 175  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 176  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 177  */
 178
 179 /*
 180  * Local Bus Definitions
 181  */
 182 #if defined(CONFIG_TARGET_P1020RDB_PD)
 183 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 184 #define CONFIG_SYS_FLASH_BASE           0xec000000
 185 #else
 186 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 187 #define CONFIG_SYS_FLASH_BASE           0xef000000
 188 #endif
 189
 190 #ifdef CONFIG_PHYS_64BIT
 191 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 192 #else
 193 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 194 #endif
 195
 196 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 197         | BR_PS_16 | BR_V)
 198
 199 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 200
 201 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 202 #define CONFIG_SYS_FLASH_QUIET_TEST
 203 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 204
 205 #undef CONFIG_SYS_FLASH_CHECKSUM
 206 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 207 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 208
 209 #define CONFIG_SYS_FLASH_EMPTY_INFO
 210
 211 /* Nand Flash */
 212 #ifdef CONFIG_NAND_FSL_ELBC
 213 #define CONFIG_SYS_NAND_BASE            0xff800000
 214 #ifdef CONFIG_PHYS_64BIT
 215 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 216 #else
 217 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 218 #endif
 219
 220 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 221 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 222
 223 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 224         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 225         | BR_PS_8       /* Port Size = 8 bit */ \
 226         | BR_MS_FCM     /* MSEL = FCM */ \
 227         | BR_V) /* valid */
 228 #if defined(CONFIG_TARGET_P1020RDB_PD)
 229 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 230         | OR_FCM_PGS    /* Large Page*/ \
 231         | OR_FCM_CSCT \
 232         | OR_FCM_CST \
 233         | OR_FCM_CHT \
 234         | OR_FCM_SCY_1 \
 235         | OR_FCM_TRLX \
 236         | OR_FCM_EHTR)
 237 #else
 238 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 239         | OR_FCM_CSCT \
 240         | OR_FCM_CST \
 241         | OR_FCM_CHT \
 242         | OR_FCM_SCY_1 \
 243         | OR_FCM_TRLX \
 244         | OR_FCM_EHTR)
 245 #endif
 246 #endif /* CONFIG_NAND_FSL_ELBC */
 247
 248 #define CONFIG_SYS_INIT_RAM_LOCK
 249 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 250 #ifdef CONFIG_PHYS_64BIT
 251 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 252 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 253 /* The assembler doesn't like typecast */
 254 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 255         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 256           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 257 #else
 258 /* Initial L1 address */
 259 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 260 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 261 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 262 #endif
 263 /* Size of used area in RAM */
 264 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 265
 266 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 267
 268 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 269
 270 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 271 #ifdef CONFIG_PHYS_64BIT
 272 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 273 #else
 274 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 275 #endif
 276 /* CPLD config size: 1Mb */
 277
 278 /* Vsc7385 switch */
 279 #ifdef CONFIG_VSC7385_ENET
 280 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 281 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 282
 283 #ifdef CONFIG_PHYS_64BIT
 284 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 285 #else
 286 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 287 #endif
 288
 289 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 290         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 291 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 292                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 293                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 294
 295 /* The size of the VSC7385 firmware image */
 296 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 297 #endif
 298
 299 #ifndef __VSCFW_ADDR
 300 #define __VSCFW_ADDR ""
 301 #endif
 302
 303 /*
 304  * Config the L2 Cache as L2 SRAM
 305 */
 306 #if defined(CONFIG_SPL_BUILD)
 307 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 308 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 309 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 310 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 311 #elif defined(CONFIG_MTD_RAW_NAND)
 312 #ifdef CONFIG_TPL_BUILD
 313 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 314 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 315 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 316 #else
 317 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 318 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 319 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 320 #endif /* CONFIG_TPL_BUILD */
 321 #endif
 322 #endif
 323
 324 /* Serial Port - controlled on board with jumper J8
 325  * open - index 2
 326  * shorted - index 1
 327  */
 328 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 329 #define CONFIG_SYS_NS16550_SERIAL
 330 #define CONFIG_SYS_NS16550_REG_SIZE     1
 331 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 332 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 333 #define CONFIG_NS16550_MIN_FUNCTIONS
 334 #endif
 335
 336 #define CONFIG_SYS_BAUDRATE_TABLE       \
 337         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 338
 339 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 340 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 341
 342 /* I2C */
 343 #if !CONFIG_IS_ENABLED(DM_I2C)
 344 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 345 #endif
 346
 347 /*
 348  * I2C2 EEPROM
 349  */
 350
 351 #define CONFIG_RTC_PT7C4338
 352 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 353 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 354
 355 /* enable read and write access to EEPROM */
 356
 357 #if defined(CONFIG_PCI)
 358 /*
 359  * General PCI
 360  * Memory space is mapped 1-1, but I/O space must start from 0.
 361  */
 362
 363 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 364 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 365 #ifdef CONFIG_PHYS_64BIT
 366 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 367 #else
 368 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 369 #endif
 370 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 371 #ifdef CONFIG_PHYS_64BIT
 372 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 373 #else
 374 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 375 #endif
 376
 377 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 378 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 379 #ifdef CONFIG_PHYS_64BIT
 380 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 381 #else
 382 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 383 #endif
 384 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 385 #ifdef CONFIG_PHYS_64BIT
 386 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 387 #else
 388 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 389 #endif
 390
 391 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 392 #endif /* CONFIG_PCI */
 393
 394 #if defined(CONFIG_TSEC_ENET)
 395 #define CONFIG_TSEC1
 396 #define CONFIG_TSEC1_NAME       "eTSEC1"
 397 #define CONFIG_TSEC2
 398 #define CONFIG_TSEC2_NAME       "eTSEC2"
 399 #define CONFIG_TSEC3
 400 #define CONFIG_TSEC3_NAME       "eTSEC3"
 401
 402 #define TSEC1_PHY_ADDR  2
 403 #define TSEC2_PHY_ADDR  0
 404 #define TSEC3_PHY_ADDR  1
 405
 406 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 407 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 408 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 409
 410 #define TSEC1_PHYIDX    0
 411 #define TSEC2_PHYIDX    0
 412 #define TSEC3_PHYIDX    0
 413 #endif /* CONFIG_TSEC_ENET */
 414
 415 /*
 416  * Environment
 417  */
 418 #if defined(CONFIG_SDCARD)
 419 #define CONFIG_FSL_FIXED_MMC_LOCATION
 420 #elif defined(CONFIG_MTD_RAW_NAND)
 421 #ifdef CONFIG_TPL_BUILD
 422 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 423 #endif
 424 #elif defined(CONFIG_SYS_RAMBOOT)
 425 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 426 #endif
 427
 428 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 429 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 430
 431 /*
 432  * USB
 433  */
 434
 435 #ifdef CONFIG_MMC
 436 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 437 #endif
 438
 439 /*
 440  * Miscellaneous configurable options
 441  */
 442
 443 /*
 444  * For booting Linux, the board info and command line data
 445  * have to be in the first 64 MB of memory, since this is
 446  * the maximum mapped by the Linux kernel during initialization.
 447  */
 448 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 449 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 450
 451 /*
 452  * Environment Configuration
 453  */
 454 #define CONFIG_HOSTNAME         "unknown"
 455 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 456 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 457
 458 #include "p1_p2_bootsrc.h"
 459
 460 #define CONFIG_EXTRA_ENV_SETTINGS       \
 461 "netdev=eth0\0" \
 462 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 463 "loadaddr=1000000\0"    \
 464 "bootfile=uImage\0"     \
 465 "tftpflash=tftpboot $loadaddr $uboot; " \
 466         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 467         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 468         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 469         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 470         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 471 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 472 "consoledev=ttyS0\0"    \
 473 "ramdiskaddr=2000000\0" \
 474 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 475 "fdtaddr=1e00000\0"     \
 476 "bdev=sda1\0" \
 477 "jffs2nor=mtdblock3\0"  \
 478 "norbootaddr=ef080000\0"        \
 479 "norfdtaddr=ef040000\0" \
 480 "jffs2nand=mtdblock9\0" \
 481 "nandbootaddr=100000\0" \
 482 "nandfdtaddr=80000\0"           \
 483 "ramdisk_size=120000\0" \
 484 __VSCFW_ADDR    \
 485 MAP_NOR_LO_CMD(map_lowernorbank) \
 486 MAP_NOR_UP_CMD(map_uppernorbank) \
 487 RST_NOR_CMD(norboot) \
 488 RST_SPI_CMD(spiboot) \
 489 RST_SD_CMD(sdboot) \
 490 RST_NAND_CMD(nandboot) \
 491 RST_PCIE_CMD(pciboot) \
 492 ""
 493
 494 #define CONFIG_USB_FAT_BOOT     \
 495 "setenv bootargs root=/dev/ram rw "     \
 496 "console=$consoledev,$baudrate $othbootargs " \
 497 "ramdisk_size=$ramdisk_size;"   \
 498 "usb start;"    \
 499 "fatload usb 0:2 $loadaddr $bootfile;"  \
 500 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 501 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 502 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 503
 504 #define CONFIG_USB_EXT2_BOOT    \
 505 "setenv bootargs root=/dev/ram rw "     \
 506 "console=$consoledev,$baudrate $othbootargs " \
 507 "ramdisk_size=$ramdisk_size;"   \
 508 "usb start;"    \
 509 "ext2load usb 0:4 $loadaddr $bootfile;" \
 510 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 511 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 512 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 513
 514 #define CONFIG_NORBOOT  \
 515 "setenv bootargs root=/dev/$jffs2nor rw "       \
 516 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 517 "bootm $norbootaddr - $norfdtaddr"
 518
 519 #endif /* __CONFIG_H */