include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  25 #endif
  26
  27 /*
  28  * P1020RDB-PD board has user selectable switches for evaluating different
  29  * frequency and boot options for the P1020 device. The table that
  30  * follow describe the available options. The front six binary number was in
  31  * accordance with SW3[1:6].
  32  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  33  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  34  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  35  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  36  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  37  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  38  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  39  */
  40 #if defined(CONFIG_TARGET_P1020RDB_PD)
  41 #define CONFIG_VSC7385_ENET
  42 #define CONFIG_SLIC
  43 #define __SW_BOOT_MASK          0x03
  44 #define __SW_BOOT_NOR           0x64
  45 #define __SW_BOOT_SPI           0x34
  46 #define __SW_BOOT_SD            0x24
  47 #define __SW_BOOT_NAND          0x44
  48 #define __SW_BOOT_PCIE          0x74
  49 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  50 /*
  51  * Dynamic MTD Partition support with mtdparts
  52  */
  53 #endif
  54
  55 #if defined(CONFIG_TARGET_P2020RDB)
  56 #define CONFIG_VSC7385_ENET
  57 #define __SW_BOOT_MASK          0x03
  58 #define __SW_BOOT_NOR           0xc8
  59 #define __SW_BOOT_SPI           0x28
  60 #define __SW_BOOT_SD            0x68 /* or 0x18 */
  61 #define __SW_BOOT_NAND          0xe8
  62 #define __SW_BOOT_PCIE          0xa8
  63 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  64 /*
  65  * Dynamic MTD Partition support with mtdparts
  66  */
  67 #endif
  68
  69 #ifdef CONFIG_SDCARD
  70 #define CONFIG_SPL_FLUSH_IMAGE
  71 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  72 #define CONFIG_SPL_PAD_TO               0x20000
  73 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  74 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  75 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  76 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  77 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  78 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  79 #ifdef CONFIG_SPL_BUILD
  80 #define CONFIG_SPL_COMMON_INIT_DDR
  81 #endif
  82 #elif defined(CONFIG_SPIFLASH)
  83 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  84 #define CONFIG_SPL_FLUSH_IMAGE
  85 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  86 #define CONFIG_SPL_PAD_TO               0x20000
  87 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  88 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  89 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  90 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  92 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  93 #ifdef CONFIG_SPL_BUILD
  94 #define CONFIG_SPL_COMMON_INIT_DDR
  95 #endif
  96 #elif defined(CONFIG_MTD_RAW_NAND)
  97 #ifdef CONFIG_TPL_BUILD
  98 #define CONFIG_SPL_FLUSH_IMAGE
  99 #define CONFIG_SPL_NAND_INIT
 100 #define CONFIG_SPL_COMMON_INIT_DDR
 101 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 102 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 103 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 104 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 105 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 106 #elif defined(CONFIG_SPL_BUILD)
 107 #define CONFIG_SPL_INIT_MINIMAL
 108 #define CONFIG_SPL_FLUSH_IMAGE
 109 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 110 #define CONFIG_SPL_MAX_SIZE             4096
 111 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 112 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 113 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 114 #endif /* not CONFIG_TPL_BUILD */
 115
 116 #define CONFIG_SPL_PAD_TO               0x20000
 117 #define CONFIG_TPL_PAD_TO               0x20000
 118 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 119 #endif
 120
 121 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 122 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 123 #endif
 124
 125 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 126 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 127
 128 #define CONFIG_LBA48
 129
 130 #define CONFIG_HWCONFIG
 131 /*
 132  * These can be toggled for performance analysis, otherwise use default.
 133  */
 134 #define CONFIG_L2_CACHE
 135
 136 #define CONFIG_ENABLE_36BIT_PHYS
 137
 138 #define CONFIG_SYS_CCSRBAR              0xffe00000
 139 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 140
 141 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 142        SPL code*/
 143 #ifdef CONFIG_SPL_BUILD
 144 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 145 #endif
 146
 147 /* DDR Setup */
 148 #define CONFIG_SYS_DDR_RAW_TIMING
 149 #define CONFIG_SYS_SPD_BUS_NUM 1
 150 #define SPD_EEPROM_ADDRESS 0x52
 151
 152 #if defined(CONFIG_TARGET_P1020RDB_PD)
 153 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 154 #else
 155 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 156 #endif
 157 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 158 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 159 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 160
 161 /* Default settings for DDR3 */
 162 #ifndef CONFIG_TARGET_P2020RDB
 163 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 164 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 165 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 166 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 167 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 168 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 169
 170 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 171 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 172 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 173 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 174
 175 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 176 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 177 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 178 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 179 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 180 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 181 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 182 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 183 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 184
 185 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 186 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 187 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 188 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 189 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 190 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 191 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 192 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 193 #endif
 194
 195 /*
 196  * Memory map
 197  *
 198  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 199  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 200  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 201  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 202  *   (early boot only)
 203  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 204  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 205  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 206  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 207  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 208  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 209  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 210  */
 211
 212 /*
 213  * Local Bus Definitions
 214  */
 215 #if defined(CONFIG_TARGET_P1020RDB_PD)
 216 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 217 #define CONFIG_SYS_FLASH_BASE           0xec000000
 218 #else
 219 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 220 #define CONFIG_SYS_FLASH_BASE           0xef000000
 221 #endif
 222
 223 #ifdef CONFIG_PHYS_64BIT
 224 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 225 #else
 226 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 227 #endif
 228
 229 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 230         | BR_PS_16 | BR_V)
 231
 232 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 233
 234 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 235 #define CONFIG_SYS_FLASH_QUIET_TEST
 236 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 237
 238 #undef CONFIG_SYS_FLASH_CHECKSUM
 239 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 240 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 241
 242 #define CONFIG_SYS_FLASH_EMPTY_INFO
 243
 244 /* Nand Flash */
 245 #ifdef CONFIG_NAND_FSL_ELBC
 246 #define CONFIG_SYS_NAND_BASE            0xff800000
 247 #ifdef CONFIG_PHYS_64BIT
 248 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 249 #else
 250 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 251 #endif
 252
 253 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 254 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 255
 256 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 257         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 258         | BR_PS_8       /* Port Size = 8 bit */ \
 259         | BR_MS_FCM     /* MSEL = FCM */ \
 260         | BR_V) /* valid */
 261 #if defined(CONFIG_TARGET_P1020RDB_PD)
 262 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 263         | OR_FCM_PGS    /* Large Page*/ \
 264         | OR_FCM_CSCT \
 265         | OR_FCM_CST \
 266         | OR_FCM_CHT \
 267         | OR_FCM_SCY_1 \
 268         | OR_FCM_TRLX \
 269         | OR_FCM_EHTR)
 270 #else
 271 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 272         | OR_FCM_CSCT \
 273         | OR_FCM_CST \
 274         | OR_FCM_CHT \
 275         | OR_FCM_SCY_1 \
 276         | OR_FCM_TRLX \
 277         | OR_FCM_EHTR)
 278 #endif
 279 #endif /* CONFIG_NAND_FSL_ELBC */
 280
 281 #define CONFIG_SYS_INIT_RAM_LOCK
 282 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 283 #ifdef CONFIG_PHYS_64BIT
 284 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 285 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 286 /* The assembler doesn't like typecast */
 287 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 288         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 289           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 290 #else
 291 /* Initial L1 address */
 292 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 293 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 294 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 295 #endif
 296 /* Size of used area in RAM */
 297 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 298
 299 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 300                                         GENERATED_GBL_DATA_SIZE)
 301 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 302
 303 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 304
 305 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 306 #ifdef CONFIG_PHYS_64BIT
 307 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 308 #else
 309 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 310 #endif
 311 /* CPLD config size: 1Mb */
 312
 313 #define CONFIG_SYS_PMC_BASE     0xff980000
 314 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 315 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 316                                         BR_PS_8 | BR_V)
 317 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 318                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 319                                  OR_GPCM_EAD)
 320
 321 /* Vsc7385 switch */
 322 #ifdef CONFIG_VSC7385_ENET
 323 #define __VSCFW_ADDR                    "vscfw_addr=ef000000"
 324 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 325
 326 #ifdef CONFIG_PHYS_64BIT
 327 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 328 #else
 329 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 330 #endif
 331
 332 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 333         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 334 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 335                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 336                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 337
 338 /* The size of the VSC7385 firmware image */
 339 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 340 #endif
 341
 342 /*
 343  * Config the L2 Cache as L2 SRAM
 344 */
 345 #if defined(CONFIG_SPL_BUILD)
 346 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 347 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 348 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 349 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 350 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 351 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 352 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 353 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 354 #if defined(CONFIG_TARGET_P2020RDB)
 355 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 356 #else
 357 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 358 #endif
 359 #elif defined(CONFIG_MTD_RAW_NAND)
 360 #ifdef CONFIG_TPL_BUILD
 361 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 362 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 363 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 364 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 365 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 366 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 367 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 368 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 369 #else
 370 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 371 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 372 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 373 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 374 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 375 #endif /* CONFIG_TPL_BUILD */
 376 #endif
 377 #endif
 378
 379 /* Serial Port - controlled on board with jumper J8
 380  * open - index 2
 381  * shorted - index 1
 382  */
 383 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 384 #define CONFIG_SYS_NS16550_SERIAL
 385 #define CONFIG_SYS_NS16550_REG_SIZE     1
 386 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 387 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 388 #define CONFIG_NS16550_MIN_FUNCTIONS
 389 #endif
 390
 391 #define CONFIG_SYS_BAUDRATE_TABLE       \
 392         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 393
 394 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 395 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 396
 397 /* I2C */
 398 #if !CONFIG_IS_ENABLED(DM_I2C)
 399 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 400 #endif
 401
 402 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 403
 404 /*
 405  * I2C2 EEPROM
 406  */
 407
 408 #define CONFIG_RTC_PT7C4338
 409 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 410 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 411
 412 /* enable read and write access to EEPROM */
 413
 414 #if defined(CONFIG_PCI)
 415 /*
 416  * General PCI
 417  * Memory space is mapped 1-1, but I/O space must start from 0.
 418  */
 419
 420 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 421 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 422 #ifdef CONFIG_PHYS_64BIT
 423 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 424 #else
 425 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 426 #endif
 427 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 428 #ifdef CONFIG_PHYS_64BIT
 429 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 430 #else
 431 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 432 #endif
 433
 434 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 435 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 436 #ifdef CONFIG_PHYS_64BIT
 437 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 438 #else
 439 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 440 #endif
 441 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 442 #ifdef CONFIG_PHYS_64BIT
 443 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 444 #else
 445 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 446 #endif
 447
 448 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 449 #endif /* CONFIG_PCI */
 450
 451 #if defined(CONFIG_TSEC_ENET)
 452 #define CONFIG_TSEC1
 453 #define CONFIG_TSEC1_NAME       "eTSEC1"
 454 #define CONFIG_TSEC2
 455 #define CONFIG_TSEC2_NAME       "eTSEC2"
 456 #define CONFIG_TSEC3
 457 #define CONFIG_TSEC3_NAME       "eTSEC3"
 458
 459 #define TSEC1_PHY_ADDR  2
 460 #define TSEC2_PHY_ADDR  0
 461 #define TSEC3_PHY_ADDR  1
 462
 463 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 464 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 465 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 466
 467 #define TSEC1_PHYIDX    0
 468 #define TSEC2_PHYIDX    0
 469 #define TSEC3_PHYIDX    0
 470 #endif /* CONFIG_TSEC_ENET */
 471
 472 /*
 473  * Environment
 474  */
 475 #if defined(CONFIG_SDCARD)
 476 #define CONFIG_FSL_FIXED_MMC_LOCATION
 477 #elif defined(CONFIG_MTD_RAW_NAND)
 478 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 479 #ifdef CONFIG_TPL_BUILD
 480 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 481 #endif
 482 #elif defined(CONFIG_SYS_RAMBOOT)
 483 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 484 #endif
 485
 486 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 487 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 488
 489 /*
 490  * USB
 491  */
 492 #define CONFIG_HAS_FSL_DR_USB
 493
 494 #if defined(CONFIG_HAS_FSL_DR_USB)
 495 #ifdef CONFIG_USB_EHCI_HCD
 496 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 497 #endif
 498 #endif
 499
 500 #if defined(CONFIG_TARGET_P1020RDB_PD)
 501 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 502 #endif
 503
 504 #ifdef CONFIG_MMC
 505 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 506 #endif
 507
 508 /*
 509  * Miscellaneous configurable options
 510  */
 511
 512 /*
 513  * For booting Linux, the board info and command line data
 514  * have to be in the first 64 MB of memory, since this is
 515  * the maximum mapped by the Linux kernel during initialization.
 516  */
 517 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 518 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 519
 520 /*
 521  * Environment Configuration
 522  */
 523 #define CONFIG_HOSTNAME         "unknown"
 524 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 525 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 526
 527 #ifdef __SW_BOOT_NOR
 528 #define __NOR_RST_CMD   \
 529 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 530 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 531 #endif
 532 #ifdef __SW_BOOT_SPI
 533 #define __SPI_RST_CMD   \
 534 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 535 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 536 #endif
 537 #ifdef __SW_BOOT_SD
 538 #define __SD_RST_CMD    \
 539 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 540 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 541 #endif
 542 #ifdef __SW_BOOT_NAND
 543 #define __NAND_RST_CMD  \
 544 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 545 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 546 #endif
 547 #ifdef __SW_BOOT_PCIE
 548 #define __PCIE_RST_CMD  \
 549 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 550 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 551 #endif
 552
 553 #define CONFIG_EXTRA_ENV_SETTINGS       \
 554 "netdev=eth0\0" \
 555 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 556 "loadaddr=1000000\0"    \
 557 "bootfile=uImage\0"     \
 558 "tftpflash=tftpboot $loadaddr $uboot; " \
 559         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 560         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 561         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 562         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 563         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 564 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 565 "consoledev=ttyS0\0"    \
 566 "ramdiskaddr=2000000\0" \
 567 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 568 "fdtaddr=1e00000\0"     \
 569 "bdev=sda1\0" \
 570 "jffs2nor=mtdblock3\0"  \
 571 "norbootaddr=ef080000\0"        \
 572 "norfdtaddr=ef040000\0" \
 573 "jffs2nand=mtdblock9\0" \
 574 "nandbootaddr=100000\0" \
 575 "nandfdtaddr=80000\0"           \
 576 "ramdisk_size=120000\0" \
 577 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 578 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 579 __stringify(__VSCFW_ADDR)"\0" \
 580 __stringify(__NOR_RST_CMD)"\0" \
 581 __stringify(__SPI_RST_CMD)"\0" \
 582 __stringify(__SD_RST_CMD)"\0" \
 583 __stringify(__NAND_RST_CMD)"\0" \
 584 __stringify(__PCIE_RST_CMD)"\0"
 585
 586 #define CONFIG_USB_FAT_BOOT     \
 587 "setenv bootargs root=/dev/ram rw "     \
 588 "console=$consoledev,$baudrate $othbootargs " \
 589 "ramdisk_size=$ramdisk_size;"   \
 590 "usb start;"    \
 591 "fatload usb 0:2 $loadaddr $bootfile;"  \
 592 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 593 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 594 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 595
 596 #define CONFIG_USB_EXT2_BOOT    \
 597 "setenv bootargs root=/dev/ram rw "     \
 598 "console=$consoledev,$baudrate $othbootargs " \
 599 "ramdisk_size=$ramdisk_size;"   \
 600 "usb start;"    \
 601 "ext2load usb 0:4 $loadaddr $bootfile;" \
 602 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 603 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 604 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 605
 606 #define CONFIG_NORBOOT  \
 607 "setenv bootargs root=/dev/$jffs2nor rw "       \
 608 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 609 "bootm $norbootaddr - $norfdtaddr"
 610
 611 #endif /* __CONFIG_H */