include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  */
   5
   6 /*
   7  * QorIQ RDB boards configuration file
   8  */
   9 #ifndef __CONFIG_H
  10 #define __CONFIG_H
  11
  12 #if defined(CONFIG_TARGET_P1020MBG)
  13 #define CONFIG_BOARDNAME "P1020MBG-PC"
  14 #define CONFIG_VSC7385_ENET
  15 #define CONFIG_SLIC
  16 #define __SW_BOOT_MASK          0x03
  17 #define __SW_BOOT_NOR           0xe4
  18 #define __SW_BOOT_SD            0x54
  19 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  20 #endif
  21
  22 #if defined(CONFIG_TARGET_P1020UTM)
  23 #define CONFIG_BOARDNAME "P1020UTM-PC"
  24 #define __SW_BOOT_MASK          0x03
  25 #define __SW_BOOT_NOR           0xe0
  26 #define __SW_BOOT_SD            0x50
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 #if defined(CONFIG_TARGET_P1020RDB_PC)
  31 #define CONFIG_BOARDNAME "P1020RDB-PC"
  32 #define CONFIG_NAND_FSL_ELBC
  33 #define CONFIG_VSC7385_ENET
  34 #define CONFIG_SLIC
  35 #define __SW_BOOT_MASK          0x03
  36 #define __SW_BOOT_NOR           0x5c
  37 #define __SW_BOOT_SPI           0x1c
  38 #define __SW_BOOT_SD            0x9c
  39 #define __SW_BOOT_NAND          0xec
  40 #define __SW_BOOT_PCIE          0x6c
  41 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  42 #endif
  43
  44 /*
  45  * P1020RDB-PD board has user selectable switches for evaluating different
  46  * frequency and boot options for the P1020 device. The table that
  47  * follow describe the available options. The front six binary number was in
  48  * accordance with SW3[1:6].
  49  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  50  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  51  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  52  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  53  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  54  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  55  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  56  */
  57 #if defined(CONFIG_TARGET_P1020RDB_PD)
  58 #define CONFIG_BOARDNAME "P1020RDB-PD"
  59 #define CONFIG_NAND_FSL_ELBC
  60 #define CONFIG_VSC7385_ENET
  61 #define CONFIG_SLIC
  62 #define __SW_BOOT_MASK          0x03
  63 #define __SW_BOOT_NOR           0x64
  64 #define __SW_BOOT_SPI           0x34
  65 #define __SW_BOOT_SD            0x24
  66 #define __SW_BOOT_NAND          0x44
  67 #define __SW_BOOT_PCIE          0x74
  68 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  69 /*
  70  * Dynamic MTD Partition support with mtdparts
  71  */
  72 #endif
  73
  74 #if defined(CONFIG_TARGET_P1021RDB)
  75 #define CONFIG_BOARDNAME "P1021RDB-PC"
  76 #define CONFIG_NAND_FSL_ELBC
  77 #define CONFIG_QE
  78 #define CONFIG_VSC7385_ENET
  79 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
  80                                                 addresses in the LBC */
  81 #define __SW_BOOT_MASK          0x03
  82 #define __SW_BOOT_NOR           0x5c
  83 #define __SW_BOOT_SPI           0x1c
  84 #define __SW_BOOT_SD            0x9c
  85 #define __SW_BOOT_NAND          0xec
  86 #define __SW_BOOT_PCIE          0x6c
  87 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  88 /*
  89  * Dynamic MTD Partition support with mtdparts
  90  */
  91 #endif
  92
  93 #if defined(CONFIG_TARGET_P1024RDB)
  94 #define CONFIG_BOARDNAME "P1024RDB"
  95 #define CONFIG_NAND_FSL_ELBC
  96 #define CONFIG_SLIC
  97 #define __SW_BOOT_MASK          0xf3
  98 #define __SW_BOOT_NOR           0x00
  99 #define __SW_BOOT_SPI           0x08
 100 #define __SW_BOOT_SD            0x04
 101 #define __SW_BOOT_NAND          0x0c
 102 #define CONFIG_SYS_L2_SIZE      (256 << 10)
 103 #endif
 104
 105 #if defined(CONFIG_TARGET_P1025RDB)
 106 #define CONFIG_BOARDNAME "P1025RDB"
 107 #define CONFIG_NAND_FSL_ELBC
 108 #define CONFIG_QE
 109 #define CONFIG_SLIC
 110
 111 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
 112                                                 addresses in the LBC */
 113 #define __SW_BOOT_MASK          0xf3
 114 #define __SW_BOOT_NOR           0x00
 115 #define __SW_BOOT_SPI           0x08
 116 #define __SW_BOOT_SD            0x04
 117 #define __SW_BOOT_NAND          0x0c
 118 #define CONFIG_SYS_L2_SIZE      (256 << 10)
 119 #endif
 120
 121 #if defined(CONFIG_TARGET_P2020RDB)
 122 #define CONFIG_BOARDNAME "P2020RDB-PC"
 123 #define CONFIG_NAND_FSL_ELBC
 124 #define CONFIG_VSC7385_ENET
 125 #define __SW_BOOT_MASK          0x03
 126 #define __SW_BOOT_NOR           0xc8
 127 #define __SW_BOOT_SPI           0x28
 128 #define __SW_BOOT_SD            0x68 /* or 0x18 */
 129 #define __SW_BOOT_NAND          0xe8
 130 #define __SW_BOOT_PCIE          0xa8
 131 #define CONFIG_SYS_L2_SIZE      (512 << 10)
 132 /*
 133  * Dynamic MTD Partition support with mtdparts
 134  */
 135 #endif
 136
 137 #ifdef CONFIG_SDCARD
 138 #define CONFIG_SPL_FLUSH_IMAGE
 139 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 140 #define CONFIG_SPL_TEXT_BASE            0xf8f81000
 141 #define CONFIG_SPL_PAD_TO               0x20000
 142 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
 143 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
 144 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
 145 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
 146 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
 147 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 148 #define CONFIG_SYS_LDSCRIPT     "arch/powerpc/cpu/mpc85xx/u-boot.lds"
 149 #define CONFIG_SPL_MMC_BOOT
 150 #ifdef CONFIG_SPL_BUILD
 151 #define CONFIG_SPL_COMMON_INIT_DDR
 152 #endif
 153 #endif
 154
 155 #ifdef CONFIG_SPIFLASH
 156 #define CONFIG_SPL_SPI_FLASH_MINIMAL
 157 #define CONFIG_SPL_FLUSH_IMAGE
 158 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 159 #define CONFIG_SPL_TEXT_BASE            0xf8f81000
 160 #define CONFIG_SPL_PAD_TO               0x20000
 161 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
 162 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
 163 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
 164 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
 165 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
 166 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 167 #define CONFIG_SYS_LDSCRIPT     "arch/powerpc/cpu/mpc85xx/u-boot.lds"
 168 #define CONFIG_SPL_SPI_BOOT
 169 #ifdef CONFIG_SPL_BUILD
 170 #define CONFIG_SPL_COMMON_INIT_DDR
 171 #endif
 172 #endif
 173
 174 #ifdef CONFIG_NAND
 175 #ifdef CONFIG_TPL_BUILD
 176 #define CONFIG_SPL_NAND_BOOT
 177 #define CONFIG_SPL_FLUSH_IMAGE
 178 #define CONFIG_SPL_NAND_INIT
 179 #define CONFIG_SPL_COMMON_INIT_DDR
 180 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 181 #define CONFIG_TPL_TEXT_BASE            0xf8f81000
 182 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 183 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 184 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 185 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 186 #define CONFIG_SYS_NAND_U_BOOT_OFFS     ((128 + 128) << 10)
 187 #elif defined(CONFIG_SPL_BUILD)
 188 #define CONFIG_SPL_INIT_MINIMAL
 189 #define CONFIG_SPL_FLUSH_IMAGE
 190 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 191 #define CONFIG_SPL_TEXT_BASE            0xff800000
 192 #define CONFIG_SPL_MAX_SIZE             4096
 193 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 194 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 195 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 196 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (128 << 10)
 197 #endif /* not CONFIG_TPL_BUILD */
 198
 199 #define CONFIG_SPL_PAD_TO               0x20000
 200 #define CONFIG_TPL_PAD_TO               0x20000
 201 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 202 #define CONFIG_SYS_LDSCRIPT     "arch/powerpc/cpu/mpc85xx/u-boot-nand.lds"
 203 #endif
 204
 205 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 206 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 207 #endif
 208
 209 #ifndef CONFIG_SYS_MONITOR_BASE
 210 #ifdef CONFIG_TPL_BUILD
 211 #define CONFIG_SYS_MONITOR_BASE CONFIG_TPL_TEXT_BASE
 212 #elif defined(CONFIG_SPL_BUILD)
 213 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
 214 #else
 215 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 216 #endif
 217 #endif
 218
 219 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 220 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 221 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
 222 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 223 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
 224 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
 225
 226 #define CONFIG_ENV_OVERWRITE
 227
 228 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 229 #define CONFIG_LBA48
 230
 231 #if defined(CONFIG_TARGET_P2020RDB)
 232 #define CONFIG_SYS_CLK_FREQ     100000000
 233 #else
 234 #define CONFIG_SYS_CLK_FREQ     66666666
 235 #endif
 236 #define CONFIG_DDR_CLK_FREQ     66666666
 237
 238 #define CONFIG_HWCONFIG
 239 /*
 240  * These can be toggled for performance analysis, otherwise use default.
 241  */
 242 #define CONFIG_L2_CACHE
 243 #define CONFIG_BTB
 244
 245 #define CONFIG_ENABLE_36BIT_PHYS
 246
 247 #ifdef CONFIG_PHYS_64BIT
 248 #define CONFIG_ADDR_MAP                 1
 249 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
 250 #endif
 251
 252 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
 253 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
 254
 255 #define CONFIG_SYS_CCSRBAR              0xffe00000
 256 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 257
 258 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 259        SPL code*/
 260 #ifdef CONFIG_SPL_BUILD
 261 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 262 #endif
 263
 264 /* DDR Setup */
 265 #define CONFIG_SYS_DDR_RAW_TIMING
 266 #define CONFIG_DDR_SPD
 267 #define CONFIG_SYS_SPD_BUS_NUM 1
 268 #define SPD_EEPROM_ADDRESS 0x52
 269 #undef CONFIG_FSL_DDR_INTERACTIVE
 270
 271 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
 272 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 273 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 274 #else
 275 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 276 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
 277 #endif
 278 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 279 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 280 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 281
 282 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 283
 284 /* Default settings for DDR3 */
 285 #ifndef CONFIG_TARGET_P2020RDB
 286 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 287 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 288 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 289 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 290 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 291 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 292
 293 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 294 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 295 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 296 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 297
 298 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 299 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 300 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 301 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 302 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 303 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 304 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 305 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 306 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 307
 308 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 309 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 310 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 311 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 312 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 313 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 314 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 315 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 316 #endif
 317
 318 #undef CONFIG_CLOCKS_IN_MHZ
 319
 320 /*
 321  * Memory map
 322  *
 323  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 324  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 325  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 326  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 327  *   (early boot only)
 328  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 329  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 330  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 331  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 332  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 333  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 334  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 335  */
 336
 337 /*
 338  * Local Bus Definitions
 339  */
 340 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
 341 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 342 #define CONFIG_SYS_FLASH_BASE           0xec000000
 343 #elif defined(CONFIG_TARGET_P1020UTM)
 344 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* 32M */
 345 #define CONFIG_SYS_FLASH_BASE           0xee000000
 346 #else
 347 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 348 #define CONFIG_SYS_FLASH_BASE           0xef000000
 349 #endif
 350
 351 #ifdef CONFIG_PHYS_64BIT
 352 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 353 #else
 354 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 355 #endif
 356
 357 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 358         | BR_PS_16 | BR_V)
 359
 360 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 361
 362 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 363 #define CONFIG_SYS_FLASH_QUIET_TEST
 364 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 365
 366 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 367
 368 #undef CONFIG_SYS_FLASH_CHECKSUM
 369 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 370 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 371
 372 #define CONFIG_SYS_FLASH_EMPTY_INFO
 373
 374 /* Nand Flash */
 375 #ifdef CONFIG_NAND_FSL_ELBC
 376 #define CONFIG_SYS_NAND_BASE            0xff800000
 377 #ifdef CONFIG_PHYS_64BIT
 378 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 379 #else
 380 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 381 #endif
 382
 383 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 384 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 385 #if defined(CONFIG_TARGET_P1020RDB_PD)
 386 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 387 #else
 388 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
 389 #endif
 390
 391 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 392         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 393         | BR_PS_8       /* Port Size = 8 bit */ \
 394         | BR_MS_FCM     /* MSEL = FCM */ \
 395         | BR_V) /* valid */
 396 #if defined(CONFIG_TARGET_P1020RDB_PD)
 397 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 398         | OR_FCM_PGS    /* Large Page*/ \
 399         | OR_FCM_CSCT \
 400         | OR_FCM_CST \
 401         | OR_FCM_CHT \
 402         | OR_FCM_SCY_1 \
 403         | OR_FCM_TRLX \
 404         | OR_FCM_EHTR)
 405 #else
 406 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 407         | OR_FCM_CSCT \
 408         | OR_FCM_CST \
 409         | OR_FCM_CHT \
 410         | OR_FCM_SCY_1 \
 411         | OR_FCM_TRLX \
 412         | OR_FCM_EHTR)
 413 #endif
 414 #endif /* CONFIG_NAND_FSL_ELBC */
 415
 416 #define CONFIG_SYS_INIT_RAM_LOCK
 417 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 418 #ifdef CONFIG_PHYS_64BIT
 419 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 420 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 421 /* The assembler doesn't like typecast */
 422 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 423         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 424           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 425 #else
 426 /* Initial L1 address */
 427 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 428 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 429 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 430 #endif
 431 /* Size of used area in RAM */
 432 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 433
 434 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 435                                         GENERATED_GBL_DATA_SIZE)
 436 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 437
 438 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 439 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)/* Reserved for malloc */
 440
 441 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 442 #ifdef CONFIG_PHYS_64BIT
 443 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 444 #else
 445 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 446 #endif
 447 /* CPLD config size: 1Mb */
 448 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
 449                                         BR_PS_8 | BR_V)
 450 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
 451
 452 #define CONFIG_SYS_PMC_BASE     0xff980000
 453 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 454 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 455                                         BR_PS_8 | BR_V)
 456 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 457                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 458                                  OR_GPCM_EAD)
 459
 460 #ifdef CONFIG_NAND
 461 #define CONFIG_SYS_BR0_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 462 #define CONFIG_SYS_OR0_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 463 #define CONFIG_SYS_BR1_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 464 #define CONFIG_SYS_OR1_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 465 #else
 466 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 467 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 468 #ifdef CONFIG_NAND_FSL_ELBC
 469 #define CONFIG_SYS_BR1_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 470 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 471 #endif
 472 #endif
 473 #define CONFIG_SYS_BR3_PRELIM   CONFIG_CPLD_BR_PRELIM   /* CPLD Base Address */
 474 #define CONFIG_SYS_OR3_PRELIM   CONFIG_CPLD_OR_PRELIM   /* CPLD Options */
 475
 476 /* Vsc7385 switch */
 477 #ifdef CONFIG_VSC7385_ENET
 478 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 479
 480 #ifdef CONFIG_PHYS_64BIT
 481 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 482 #else
 483 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 484 #endif
 485
 486 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 487         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 488 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 489                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 490                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 491
 492 #define CONFIG_SYS_BR2_PRELIM   CONFIG_SYS_VSC7385_BR_PRELIM
 493 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_VSC7385_OR_PRELIM
 494
 495 /* The size of the VSC7385 firmware image */
 496 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 497 #endif
 498
 499 /*
 500  * Config the L2 Cache as L2 SRAM
 501 */
 502 #if defined(CONFIG_SPL_BUILD)
 503 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 504 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 505 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 506 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 507 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 508 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 509 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 510 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 511 #if defined(CONFIG_TARGET_P2020RDB)
 512 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 513 #else
 514 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 515 #endif
 516 #elif defined(CONFIG_NAND)
 517 #ifdef CONFIG_TPL_BUILD
 518 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 519 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 520 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 521 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 522 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 523 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 524 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 525 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 526 #else
 527 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 528 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 529 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 530 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 531 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 532 #endif /* CONFIG_TPL_BUILD */
 533 #endif
 534 #endif
 535
 536 /* Serial Port - controlled on board with jumper J8
 537  * open - index 2
 538  * shorted - index 1
 539  */
 540 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 541 #define CONFIG_SYS_NS16550_SERIAL
 542 #define CONFIG_SYS_NS16550_REG_SIZE     1
 543 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 544 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 545 #define CONFIG_NS16550_MIN_FUNCTIONS
 546 #endif
 547
 548 #define CONFIG_SYS_BAUDRATE_TABLE       \
 549         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 550
 551 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 552 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 553
 554 /* I2C */
 555 #define CONFIG_SYS_I2C
 556 #define CONFIG_SYS_I2C_FSL
 557 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 558 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 559 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 560 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 561 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 562 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 563 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 564 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
 565 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 566
 567 /*
 568  * I2C2 EEPROM
 569  */
 570 #undef CONFIG_ID_EEPROM
 571
 572 #define CONFIG_RTC_PT7C4338
 573 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 574 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 575
 576 /* enable read and write access to EEPROM */
 577 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 578 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
 579 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 5
 580
 581 #if defined(CONFIG_SPI_FLASH)
 582 #define CONFIG_SF_DEFAULT_SPEED 10000000
 583 #define CONFIG_SF_DEFAULT_MODE  0
 584 #endif
 585
 586 #if defined(CONFIG_PCI)
 587 /*
 588  * General PCI
 589  * Memory space is mapped 1-1, but I/O space must start from 0.
 590  */
 591
 592 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 593 #define CONFIG_SYS_PCIE2_NAME           "PCIe SLOT"
 594 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 595 #ifdef CONFIG_PHYS_64BIT
 596 #define CONFIG_SYS_PCIE2_MEM_BUS        0xc0000000
 597 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 598 #else
 599 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 600 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 601 #endif
 602 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 603 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 604 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 605 #ifdef CONFIG_PHYS_64BIT
 606 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 607 #else
 608 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 609 #endif
 610 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 611
 612 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 613 #define CONFIG_SYS_PCIE1_NAME           "mini PCIe SLOT"
 614 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 615 #ifdef CONFIG_PHYS_64BIT
 616 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
 617 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 618 #else
 619 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
 620 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 621 #endif
 622 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 623 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 624 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 625 #ifdef CONFIG_PHYS_64BIT
 626 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 627 #else
 628 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 629 #endif
 630 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 631
 632 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 633 #endif /* CONFIG_PCI */
 634
 635 #if defined(CONFIG_TSEC_ENET)
 636 #define CONFIG_TSEC1
 637 #define CONFIG_TSEC1_NAME       "eTSEC1"
 638 #define CONFIG_TSEC2
 639 #define CONFIG_TSEC2_NAME       "eTSEC2"
 640 #define CONFIG_TSEC3
 641 #define CONFIG_TSEC3_NAME       "eTSEC3"
 642
 643 #define TSEC1_PHY_ADDR  2
 644 #define TSEC2_PHY_ADDR  0
 645 #define TSEC3_PHY_ADDR  1
 646
 647 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 648 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 649 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 650
 651 #define TSEC1_PHYIDX    0
 652 #define TSEC2_PHYIDX    0
 653 #define TSEC3_PHYIDX    0
 654
 655 #define CONFIG_ETHPRIME "eTSEC1"
 656
 657 #define CONFIG_HAS_ETH0
 658 #define CONFIG_HAS_ETH1
 659 #define CONFIG_HAS_ETH2
 660 #endif /* CONFIG_TSEC_ENET */
 661
 662 #ifdef CONFIG_QE
 663 /* QE microcode/firmware address */
 664 #define CONFIG_SYS_QE_FMAN_FW_IN_NOR
 665 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
 666 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 667 #endif /* CONFIG_QE */
 668
 669 #ifdef CONFIG_TARGET_P1025RDB
 670 /*
 671  * QE UEC ethernet configuration
 672  */
 673 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
 674
 675 #undef CONFIG_UEC_ETH
 676 #define CONFIG_PHY_MODE_NEED_CHANGE
 677
 678 #define CONFIG_UEC_ETH1 /* ETH1 */
 679 #define CONFIG_HAS_ETH0
 680
 681 #ifdef CONFIG_UEC_ETH1
 682 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
 683 #define CONFIG_SYS_UEC1_RX_CLK  QE_CLK12 /* CLK12 for MII */
 684 #define CONFIG_SYS_UEC1_TX_CLK  QE_CLK9 /* CLK9 for MII */
 685 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 686 #define CONFIG_SYS_UEC1_PHY_ADDR        0x0     /* 0x0 for MII */
 687 #define CONFIG_SYS_UEC1_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
 688 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 689 #endif /* CONFIG_UEC_ETH1 */
 690
 691 #define CONFIG_UEC_ETH5 /* ETH5 */
 692 #define CONFIG_HAS_ETH1
 693
 694 #ifdef CONFIG_UEC_ETH5
 695 #define CONFIG_SYS_UEC5_UCC_NUM 4       /* UCC5 */
 696 #define CONFIG_SYS_UEC5_RX_CLK  QE_CLK_NONE
 697 #define CONFIG_SYS_UEC5_TX_CLK  QE_CLK13 /* CLK 13 for RMII */
 698 #define CONFIG_SYS_UEC5_ETH_TYPE        FAST_ETH
 699 #define CONFIG_SYS_UEC5_PHY_ADDR        0x3     /* 0x3 for RMII */
 700 #define CONFIG_SYS_UEC5_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
 701 #define CONFIG_SYS_UEC5_INTERFACE_SPEED 100
 702 #endif /* CONFIG_UEC_ETH5 */
 703 #endif /* CONFIG_TARGET_P1025RDB */
 704
 705 /*
 706  * Environment
 707  */
 708 #ifdef CONFIG_SPIFLASH
 709 #define CONFIG_ENV_SPI_BUS      0
 710 #define CONFIG_ENV_SPI_CS       0
 711 #define CONFIG_ENV_SPI_MAX_HZ   10000000
 712 #define CONFIG_ENV_SPI_MODE     0
 713 #define CONFIG_ENV_SIZE         0x2000  /* 8KB */
 714 #define CONFIG_ENV_OFFSET       0x100000        /* 1MB */
 715 #define CONFIG_ENV_SECT_SIZE    0x10000
 716 #elif defined(CONFIG_SDCARD)
 717 #define CONFIG_FSL_FIXED_MMC_LOCATION
 718 #define CONFIG_ENV_SIZE         0x2000
 719 #define CONFIG_SYS_MMC_ENV_DEV  0
 720 #elif defined(CONFIG_NAND)
 721 #ifdef CONFIG_TPL_BUILD
 722 #define CONFIG_ENV_SIZE         0x2000
 723 #define CONFIG_ENV_ADDR         (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 724 #else
 725 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
 726 #endif
 727 #define CONFIG_ENV_OFFSET       (1024 * 1024)
 728 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 729 #elif defined(CONFIG_SYS_RAMBOOT)
 730 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 731 #define CONFIG_ENV_SIZE         0x2000
 732 #else
 733 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 734 #define CONFIG_ENV_SIZE         0x2000
 735 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 736 #endif
 737
 738 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 739 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 740
 741 /*
 742  * USB
 743  */
 744 #define CONFIG_HAS_FSL_DR_USB
 745
 746 #if defined(CONFIG_HAS_FSL_DR_USB)
 747 #ifdef CONFIG_USB_EHCI_HCD
 748 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 749 #define CONFIG_USB_EHCI_FSL
 750 #endif
 751 #endif
 752
 753 #if defined(CONFIG_TARGET_P1020RDB_PD)
 754 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 755 #endif
 756
 757 #ifdef CONFIG_MMC
 758 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 759 #endif
 760
 761 #undef CONFIG_WATCHDOG  /* watchdog disabled */
 762
 763 /*
 764  * Miscellaneous configurable options
 765  */
 766 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 767
 768 /*
 769  * For booting Linux, the board info and command line data
 770  * have to be in the first 64 MB of memory, since this is
 771  * the maximum mapped by the Linux kernel during initialization.
 772  */
 773 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 774 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 775
 776 #if defined(CONFIG_CMD_KGDB)
 777 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 778 #endif
 779
 780 /*
 781  * Environment Configuration
 782  */
 783 #define CONFIG_HOSTNAME         "unknown"
 784 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 785 #define CONFIG_BOOTFILE         "uImage"
 786 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 787
 788 /* default location for tftp and bootm */
 789 #define CONFIG_LOADADDR 1000000
 790
 791 #ifdef __SW_BOOT_NOR
 792 #define __NOR_RST_CMD   \
 793 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 794 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 795 #endif
 796 #ifdef __SW_BOOT_SPI
 797 #define __SPI_RST_CMD   \
 798 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 799 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 800 #endif
 801 #ifdef __SW_BOOT_SD
 802 #define __SD_RST_CMD    \
 803 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 804 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 805 #endif
 806 #ifdef __SW_BOOT_NAND
 807 #define __NAND_RST_CMD  \
 808 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 809 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 810 #endif
 811 #ifdef __SW_BOOT_PCIE
 812 #define __PCIE_RST_CMD  \
 813 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 814 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 815 #endif
 816
 817 #define CONFIG_EXTRA_ENV_SETTINGS       \
 818 "netdev=eth0\0" \
 819 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 820 "loadaddr=1000000\0"    \
 821 "bootfile=uImage\0"     \
 822 "tftpflash=tftpboot $loadaddr $uboot; " \
 823         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 824         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 825         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 826         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 827         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 828 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 829 "consoledev=ttyS0\0"    \
 830 "ramdiskaddr=2000000\0" \
 831 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 832 "fdtaddr=1e00000\0"     \
 833 "bdev=sda1\0" \
 834 "jffs2nor=mtdblock3\0"  \
 835 "norbootaddr=ef080000\0"        \
 836 "norfdtaddr=ef040000\0" \
 837 "jffs2nand=mtdblock9\0" \
 838 "nandbootaddr=100000\0" \
 839 "nandfdtaddr=80000\0"           \
 840 "ramdisk_size=120000\0" \
 841 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 842 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 843 __stringify(__NOR_RST_CMD)"\0" \
 844 __stringify(__SPI_RST_CMD)"\0" \
 845 __stringify(__SD_RST_CMD)"\0" \
 846 __stringify(__NAND_RST_CMD)"\0" \
 847 __stringify(__PCIE_RST_CMD)"\0"
 848
 849 #define CONFIG_NFSBOOTCOMMAND   \
 850 "setenv bootargs root=/dev/nfs rw "     \
 851 "nfsroot=$serverip:$rootpath "  \
 852 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 853 "console=$consoledev,$baudrate $othbootargs;" \
 854 "tftp $loadaddr $bootfile;"     \
 855 "tftp $fdtaddr $fdtfile;"       \
 856 "bootm $loadaddr - $fdtaddr"
 857
 858 #define CONFIG_HDBOOT   \
 859 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
 860 "console=$consoledev,$baudrate $othbootargs;" \
 861 "usb start;"    \
 862 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
 863 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
 864 "bootm $loadaddr - $fdtaddr"
 865
 866 #define CONFIG_USB_FAT_BOOT     \
 867 "setenv bootargs root=/dev/ram rw "     \
 868 "console=$consoledev,$baudrate $othbootargs " \
 869 "ramdisk_size=$ramdisk_size;"   \
 870 "usb start;"    \
 871 "fatload usb 0:2 $loadaddr $bootfile;"  \
 872 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 873 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 874 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 875
 876 #define CONFIG_USB_EXT2_BOOT    \
 877 "setenv bootargs root=/dev/ram rw "     \
 878 "console=$consoledev,$baudrate $othbootargs " \
 879 "ramdisk_size=$ramdisk_size;"   \
 880 "usb start;"    \
 881 "ext2load usb 0:4 $loadaddr $bootfile;" \
 882 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 883 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 884 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 885
 886 #define CONFIG_NORBOOT  \
 887 "setenv bootargs root=/dev/$jffs2nor rw "       \
 888 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 889 "bootm $norbootaddr - $norfdtaddr"
 890
 891 #define CONFIG_RAMBOOTCOMMAND   \
 892 "setenv bootargs root=/dev/ram rw "     \
 893 "console=$consoledev,$baudrate $othbootargs " \
 894 "ramdisk_size=$ramdisk_size;"   \
 895 "tftp $ramdiskaddr $ramdiskfile;"       \
 896 "tftp $loadaddr $bootfile;"     \
 897 "tftp $fdtaddr $fdtfile;"       \
 898 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 899
 900 #define CONFIG_BOOTCOMMAND      CONFIG_HDBOOT
 901
 902 #endif /* __CONFIG_H */