include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  25 #endif
  26
  27 /*
  28  * P1020RDB-PD board has user selectable switches for evaluating different
  29  * frequency and boot options for the P1020 device. The table that
  30  * follow describe the available options. The front six binary number was in
  31  * accordance with SW3[1:6].
  32  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  33  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  34  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  35  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  36  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  37  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  38  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  39  */
  40 #if defined(CONFIG_TARGET_P1020RDB_PD)
  41 #define CONFIG_VSC7385_ENET
  42 #define CONFIG_SLIC
  43 #define __SW_BOOT_MASK          0x03
  44 #define __SW_BOOT_NOR           0x64
  45 #define __SW_BOOT_SPI           0x34
  46 #define __SW_BOOT_SD            0x24
  47 #define __SW_BOOT_NAND          0x44
  48 #define __SW_BOOT_PCIE          0x74
  49 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  50 /*
  51  * Dynamic MTD Partition support with mtdparts
  52  */
  53 #endif
  54
  55 #if defined(CONFIG_TARGET_P2020RDB)
  56 #define CONFIG_VSC7385_ENET
  57 #define __SW_BOOT_MASK          0x03
  58 #define __SW_BOOT_NOR           0xc8
  59 #define __SW_BOOT_SPI           0x28
  60 #define __SW_BOOT_SD            0x68 /* or 0x18 */
  61 #define __SW_BOOT_NAND          0xe8
  62 #define __SW_BOOT_PCIE          0xa8
  63 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  64 /*
  65  * Dynamic MTD Partition support with mtdparts
  66  */
  67 #endif
  68
  69 #ifdef CONFIG_SDCARD
  70 #define CONFIG_SPL_FLUSH_IMAGE
  71 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  72 #define CONFIG_SPL_PAD_TO               0x20000
  73 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  74 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  75 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  76 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  77 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  78 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  79 #ifdef CONFIG_SPL_BUILD
  80 #define CONFIG_SPL_COMMON_INIT_DDR
  81 #endif
  82 #elif defined(CONFIG_SPIFLASH)
  83 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  84 #define CONFIG_SPL_FLUSH_IMAGE
  85 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  86 #define CONFIG_SPL_PAD_TO               0x20000
  87 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  88 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  89 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  90 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  92 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  93 #ifdef CONFIG_SPL_BUILD
  94 #define CONFIG_SPL_COMMON_INIT_DDR
  95 #endif
  96 #elif defined(CONFIG_MTD_RAW_NAND)
  97 #ifdef CONFIG_TPL_BUILD
  98 #define CONFIG_SPL_FLUSH_IMAGE
  99 #define CONFIG_SPL_NAND_INIT
 100 #define CONFIG_SPL_COMMON_INIT_DDR
 101 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 102 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 103 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 104 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 105 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 106 #elif defined(CONFIG_SPL_BUILD)
 107 #define CONFIG_SPL_INIT_MINIMAL
 108 #define CONFIG_SPL_FLUSH_IMAGE
 109 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 110 #define CONFIG_SPL_MAX_SIZE             4096
 111 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 112 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 113 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 114 #endif /* not CONFIG_TPL_BUILD */
 115
 116 #define CONFIG_SPL_PAD_TO               0x20000
 117 #define CONFIG_TPL_PAD_TO               0x20000
 118 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 119 #endif
 120
 121 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 122 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 123 #endif
 124
 125 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 126 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 127
 128 #define CONFIG_LBA48
 129
 130 #define CONFIG_HWCONFIG
 131 /*
 132  * These can be toggled for performance analysis, otherwise use default.
 133  */
 134 #define CONFIG_L2_CACHE
 135
 136 #define CONFIG_ENABLE_36BIT_PHYS
 137
 138 #define CONFIG_SYS_CCSRBAR              0xffe00000
 139 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 140
 141 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 142        SPL code*/
 143 #ifdef CONFIG_SPL_BUILD
 144 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 145 #endif
 146
 147 /* DDR Setup */
 148 #define CONFIG_SYS_DDR_RAW_TIMING
 149 #define CONFIG_SYS_SPD_BUS_NUM 1
 150 #define SPD_EEPROM_ADDRESS 0x52
 151
 152 #if defined(CONFIG_TARGET_P1020RDB_PD)
 153 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 154 #else
 155 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 156 #endif
 157 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 158 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 159 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 160
 161 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 162
 163 /* Default settings for DDR3 */
 164 #ifndef CONFIG_TARGET_P2020RDB
 165 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 166 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 167 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 168 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 169 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 170 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 171
 172 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 173 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 174 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 175 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 176
 177 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 178 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 179 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 180 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 181 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 182 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 183 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 184 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 185 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 186
 187 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 188 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 189 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 190 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 191 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 192 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 193 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 194 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 195 #endif
 196
 197 /*
 198  * Memory map
 199  *
 200  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 201  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 202  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 203  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 204  *   (early boot only)
 205  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 206  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 207  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 208  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 209  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 210  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 211  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 212  */
 213
 214 /*
 215  * Local Bus Definitions
 216  */
 217 #if defined(CONFIG_TARGET_P1020RDB_PD)
 218 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 219 #define CONFIG_SYS_FLASH_BASE           0xec000000
 220 #else
 221 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 222 #define CONFIG_SYS_FLASH_BASE           0xef000000
 223 #endif
 224
 225 #ifdef CONFIG_PHYS_64BIT
 226 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 227 #else
 228 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 229 #endif
 230
 231 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 232         | BR_PS_16 | BR_V)
 233
 234 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 235
 236 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 237 #define CONFIG_SYS_FLASH_QUIET_TEST
 238 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 239
 240 #undef CONFIG_SYS_FLASH_CHECKSUM
 241 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 242 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 243
 244 #define CONFIG_SYS_FLASH_EMPTY_INFO
 245
 246 /* Nand Flash */
 247 #ifdef CONFIG_NAND_FSL_ELBC
 248 #define CONFIG_SYS_NAND_BASE            0xff800000
 249 #ifdef CONFIG_PHYS_64BIT
 250 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 251 #else
 252 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 253 #endif
 254
 255 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 256 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 257
 258 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 259         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 260         | BR_PS_8       /* Port Size = 8 bit */ \
 261         | BR_MS_FCM     /* MSEL = FCM */ \
 262         | BR_V) /* valid */
 263 #if defined(CONFIG_TARGET_P1020RDB_PD)
 264 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 265         | OR_FCM_PGS    /* Large Page*/ \
 266         | OR_FCM_CSCT \
 267         | OR_FCM_CST \
 268         | OR_FCM_CHT \
 269         | OR_FCM_SCY_1 \
 270         | OR_FCM_TRLX \
 271         | OR_FCM_EHTR)
 272 #else
 273 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 274         | OR_FCM_CSCT \
 275         | OR_FCM_CST \
 276         | OR_FCM_CHT \
 277         | OR_FCM_SCY_1 \
 278         | OR_FCM_TRLX \
 279         | OR_FCM_EHTR)
 280 #endif
 281 #endif /* CONFIG_NAND_FSL_ELBC */
 282
 283 #define CONFIG_SYS_INIT_RAM_LOCK
 284 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 285 #ifdef CONFIG_PHYS_64BIT
 286 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 287 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 288 /* The assembler doesn't like typecast */
 289 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 290         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 291           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 292 #else
 293 /* Initial L1 address */
 294 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 295 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 296 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 297 #endif
 298 /* Size of used area in RAM */
 299 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 300
 301 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 302                                         GENERATED_GBL_DATA_SIZE)
 303 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 304
 305 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 306
 307 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 308 #ifdef CONFIG_PHYS_64BIT
 309 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 310 #else
 311 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 312 #endif
 313 /* CPLD config size: 1Mb */
 314
 315 #define CONFIG_SYS_PMC_BASE     0xff980000
 316 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 317 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 318                                         BR_PS_8 | BR_V)
 319 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 320                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 321                                  OR_GPCM_EAD)
 322
 323 /* Vsc7385 switch */
 324 #ifdef CONFIG_VSC7385_ENET
 325 #define __VSCFW_ADDR                    "vscfw_addr=ef000000"
 326 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 327
 328 #ifdef CONFIG_PHYS_64BIT
 329 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 330 #else
 331 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 332 #endif
 333
 334 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 335         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 336 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 337                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 338                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 339
 340 /* The size of the VSC7385 firmware image */
 341 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 342 #endif
 343
 344 /*
 345  * Config the L2 Cache as L2 SRAM
 346 */
 347 #if defined(CONFIG_SPL_BUILD)
 348 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 349 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 350 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 351 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 352 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 353 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 354 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 355 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 356 #if defined(CONFIG_TARGET_P2020RDB)
 357 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 358 #else
 359 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 360 #endif
 361 #elif defined(CONFIG_MTD_RAW_NAND)
 362 #ifdef CONFIG_TPL_BUILD
 363 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 364 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 365 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 366 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 367 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 368 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 369 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 370 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 371 #else
 372 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 373 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 374 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 375 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 376 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 377 #endif /* CONFIG_TPL_BUILD */
 378 #endif
 379 #endif
 380
 381 /* Serial Port - controlled on board with jumper J8
 382  * open - index 2
 383  * shorted - index 1
 384  */
 385 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 386 #define CONFIG_SYS_NS16550_SERIAL
 387 #define CONFIG_SYS_NS16550_REG_SIZE     1
 388 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 389 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 390 #define CONFIG_NS16550_MIN_FUNCTIONS
 391 #endif
 392
 393 #define CONFIG_SYS_BAUDRATE_TABLE       \
 394         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 395
 396 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 397 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 398
 399 /* I2C */
 400 #if !CONFIG_IS_ENABLED(DM_I2C)
 401 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 402 #endif
 403
 404 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 405
 406 /*
 407  * I2C2 EEPROM
 408  */
 409
 410 #define CONFIG_RTC_PT7C4338
 411 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 412 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 413
 414 /* enable read and write access to EEPROM */
 415
 416 #if defined(CONFIG_PCI)
 417 /*
 418  * General PCI
 419  * Memory space is mapped 1-1, but I/O space must start from 0.
 420  */
 421
 422 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 423 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 424 #ifdef CONFIG_PHYS_64BIT
 425 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 426 #else
 427 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 428 #endif
 429 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 430 #ifdef CONFIG_PHYS_64BIT
 431 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 432 #else
 433 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 434 #endif
 435
 436 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 437 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 438 #ifdef CONFIG_PHYS_64BIT
 439 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 440 #else
 441 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 442 #endif
 443 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 444 #ifdef CONFIG_PHYS_64BIT
 445 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 446 #else
 447 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 448 #endif
 449
 450 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 451 #endif /* CONFIG_PCI */
 452
 453 #if defined(CONFIG_TSEC_ENET)
 454 #define CONFIG_TSEC1
 455 #define CONFIG_TSEC1_NAME       "eTSEC1"
 456 #define CONFIG_TSEC2
 457 #define CONFIG_TSEC2_NAME       "eTSEC2"
 458 #define CONFIG_TSEC3
 459 #define CONFIG_TSEC3_NAME       "eTSEC3"
 460
 461 #define TSEC1_PHY_ADDR  2
 462 #define TSEC2_PHY_ADDR  0
 463 #define TSEC3_PHY_ADDR  1
 464
 465 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 466 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 467 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 468
 469 #define TSEC1_PHYIDX    0
 470 #define TSEC2_PHYIDX    0
 471 #define TSEC3_PHYIDX    0
 472 #endif /* CONFIG_TSEC_ENET */
 473
 474 /*
 475  * Environment
 476  */
 477 #if defined(CONFIG_SDCARD)
 478 #define CONFIG_FSL_FIXED_MMC_LOCATION
 479 #elif defined(CONFIG_MTD_RAW_NAND)
 480 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 481 #ifdef CONFIG_TPL_BUILD
 482 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 483 #endif
 484 #elif defined(CONFIG_SYS_RAMBOOT)
 485 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 486 #endif
 487
 488 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 489 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 490
 491 /*
 492  * USB
 493  */
 494 #define CONFIG_HAS_FSL_DR_USB
 495
 496 #if defined(CONFIG_HAS_FSL_DR_USB)
 497 #ifdef CONFIG_USB_EHCI_HCD
 498 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 499 #endif
 500 #endif
 501
 502 #if defined(CONFIG_TARGET_P1020RDB_PD)
 503 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 504 #endif
 505
 506 #ifdef CONFIG_MMC
 507 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 508 #endif
 509
 510 /*
 511  * Miscellaneous configurable options
 512  */
 513
 514 /*
 515  * For booting Linux, the board info and command line data
 516  * have to be in the first 64 MB of memory, since this is
 517  * the maximum mapped by the Linux kernel during initialization.
 518  */
 519 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 520 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 521
 522 /*
 523  * Environment Configuration
 524  */
 525 #define CONFIG_HOSTNAME         "unknown"
 526 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 527 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 528
 529 #ifdef __SW_BOOT_NOR
 530 #define __NOR_RST_CMD   \
 531 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 532 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 533 #endif
 534 #ifdef __SW_BOOT_SPI
 535 #define __SPI_RST_CMD   \
 536 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 537 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 538 #endif
 539 #ifdef __SW_BOOT_SD
 540 #define __SD_RST_CMD    \
 541 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 542 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 543 #endif
 544 #ifdef __SW_BOOT_NAND
 545 #define __NAND_RST_CMD  \
 546 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 547 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 548 #endif
 549 #ifdef __SW_BOOT_PCIE
 550 #define __PCIE_RST_CMD  \
 551 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 552 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 553 #endif
 554
 555 #define CONFIG_EXTRA_ENV_SETTINGS       \
 556 "netdev=eth0\0" \
 557 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 558 "loadaddr=1000000\0"    \
 559 "bootfile=uImage\0"     \
 560 "tftpflash=tftpboot $loadaddr $uboot; " \
 561         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 562         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 563         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 564         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 565         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 566 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 567 "consoledev=ttyS0\0"    \
 568 "ramdiskaddr=2000000\0" \
 569 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 570 "fdtaddr=1e00000\0"     \
 571 "bdev=sda1\0" \
 572 "jffs2nor=mtdblock3\0"  \
 573 "norbootaddr=ef080000\0"        \
 574 "norfdtaddr=ef040000\0" \
 575 "jffs2nand=mtdblock9\0" \
 576 "nandbootaddr=100000\0" \
 577 "nandfdtaddr=80000\0"           \
 578 "ramdisk_size=120000\0" \
 579 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 580 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 581 __stringify(__VSCFW_ADDR)"\0" \
 582 __stringify(__NOR_RST_CMD)"\0" \
 583 __stringify(__SPI_RST_CMD)"\0" \
 584 __stringify(__SD_RST_CMD)"\0" \
 585 __stringify(__NAND_RST_CMD)"\0" \
 586 __stringify(__PCIE_RST_CMD)"\0"
 587
 588 #define CONFIG_USB_FAT_BOOT     \
 589 "setenv bootargs root=/dev/ram rw "     \
 590 "console=$consoledev,$baudrate $othbootargs " \
 591 "ramdisk_size=$ramdisk_size;"   \
 592 "usb start;"    \
 593 "fatload usb 0:2 $loadaddr $bootfile;"  \
 594 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 595 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 596 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 597
 598 #define CONFIG_USB_EXT2_BOOT    \
 599 "setenv bootargs root=/dev/ram rw "     \
 600 "console=$consoledev,$baudrate $othbootargs " \
 601 "ramdisk_size=$ramdisk_size;"   \
 602 "usb start;"    \
 603 "ext2load usb 0:4 $loadaddr $bootfile;" \
 604 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 605 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 606 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 607
 608 #define CONFIG_NORBOOT  \
 609 "setenv bootargs root=/dev/$jffs2nor rw "       \
 610 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 611 "bootm $norbootaddr - $norfdtaddr"
 612
 613 #endif /* __CONFIG_H */