include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_VSC7385_ENET
  17 #define CONFIG_SLIC
  18 #define __SW_BOOT_MASK          0x03
  19 #define __SW_BOOT_NOR           0x5c
  20 #define __SW_BOOT_SPI           0x1c
  21 #define __SW_BOOT_SD            0x9c
  22 #define __SW_BOOT_NAND          0xec
  23 #define __SW_BOOT_PCIE          0x6c
  24 #define __SW_NOR_BANK_MASK      0xfd
  25 #define __SW_NOR_BANK_UP        0x00
  26 #define __SW_NOR_BANK_LO        0x02
  27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  28 #endif
  29
  30 /*
  31  * P1020RDB-PD board has user selectable switches for evaluating different
  32  * frequency and boot options for the P1020 device. The table that
  33  * follow describe the available options. The front six binary number was in
  34  * accordance with SW3[1:6].
  35  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  36  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  37  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  38  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  39  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  40  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  41  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  42  */
  43 #if defined(CONFIG_TARGET_P1020RDB_PD)
  44 #define CONFIG_VSC7385_ENET
  45 #define CONFIG_SLIC
  46 #define __SW_BOOT_MASK          0x03
  47 #define __SW_BOOT_NOR           0x64
  48 #define __SW_BOOT_SPI           0x34
  49 #define __SW_BOOT_SD            0x24
  50 #define __SW_BOOT_NAND          0x44
  51 #define __SW_BOOT_PCIE          0x74
  52 #define __SW_NOR_BANK_MASK      0xfd
  53 #define __SW_NOR_BANK_UP        0x00
  54 #define __SW_NOR_BANK_LO        0x02
  55 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  56 /*
  57  * Dynamic MTD Partition support with mtdparts
  58  */
  59 #endif
  60
  61 #if defined(CONFIG_TARGET_P2020RDB)
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68
  67 #define __SW_BOOT_SD2           0x18
  68 #define __SW_BOOT_NAND          0xe8
  69 #define __SW_BOOT_PCIE          0xa8
  70 #define __SW_NOR_BANK_MASK      0xfd
  71 #define __SW_NOR_BANK_UP        0x00
  72 #define __SW_NOR_BANK_LO        0x02
  73 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  74 /*
  75  * Dynamic MTD Partition support with mtdparts
  76  */
  77 #endif
  78
  79 #ifdef CONFIG_SDCARD
  80 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  81 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  82 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  84 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  85 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  86 #elif defined(CONFIG_SPIFLASH)
  87 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  88 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  89 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  90 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  92 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  93 #elif defined(CONFIG_MTD_RAW_NAND)
  94 #ifdef CONFIG_TPL_BUILD
  95 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  96 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
  97 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
  98 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
  99 #elif defined(CONFIG_SPL_BUILD)
 100 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 101 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 102 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 103 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 104 #else
 105 #ifndef CONFIG_MPC85XX_HAVE_RESET_VECTOR
 106 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 107 #endif
 108 #endif /* not CONFIG_TPL_BUILD */
 109
 110 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 111 #endif
 112
 113 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 114 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 115 #endif
 116
 117 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 118 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 119
 120 #define CONFIG_LBA48
 121
 122 #define CONFIG_HWCONFIG
 123 /*
 124  * These can be toggled for performance analysis, otherwise use default.
 125  */
 126 #define CONFIG_L2_CACHE
 127
 128 #define CONFIG_ENABLE_36BIT_PHYS
 129
 130 #define CONFIG_SYS_CCSRBAR              0xffe00000
 131 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 132
 133 /* DDR Setup */
 134 #define CONFIG_SYS_DDR_RAW_TIMING
 135 #define CONFIG_SYS_SPD_BUS_NUM 1
 136 #define SPD_EEPROM_ADDRESS 0x52
 137
 138 #if defined(CONFIG_TARGET_P1020RDB_PD)
 139 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 140 #else
 141 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 142 #endif
 143 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 144 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 145 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 146
 147 /* Default settings for DDR3 */
 148 #ifndef CONFIG_TARGET_P2020RDB
 149 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 150 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 151 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 152 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 153 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 154 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 155
 156 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 157 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 158 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 159 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 160
 161 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 162 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 163 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 164 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 165 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 166 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 167 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 168 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 169 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 170
 171 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 172 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 173 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 174 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 175 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 176 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 177 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 178 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 179 #endif
 180
 181 /*
 182  * Memory map
 183  *
 184  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 185  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 186  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 187  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 188  *   (early boot only)
 189  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 190  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 191  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 192  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 193  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 194  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 195  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 196  */
 197
 198 /*
 199  * Local Bus Definitions
 200  */
 201 #if defined(CONFIG_TARGET_P1020RDB_PD)
 202 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 203 #define CONFIG_SYS_FLASH_BASE           0xec000000
 204 #else
 205 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 206 #define CONFIG_SYS_FLASH_BASE           0xef000000
 207 #endif
 208
 209 #ifdef CONFIG_PHYS_64BIT
 210 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 211 #else
 212 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 213 #endif
 214
 215 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 216         | BR_PS_16 | BR_V)
 217
 218 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 219
 220 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 221 #define CONFIG_SYS_FLASH_QUIET_TEST
 222 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 223
 224 #undef CONFIG_SYS_FLASH_CHECKSUM
 225 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 226 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 227
 228 #define CONFIG_SYS_FLASH_EMPTY_INFO
 229
 230 /* Nand Flash */
 231 #ifdef CONFIG_NAND_FSL_ELBC
 232 #define CONFIG_SYS_NAND_BASE            0xff800000
 233 #ifdef CONFIG_PHYS_64BIT
 234 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 235 #else
 236 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 237 #endif
 238
 239 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 240 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 241
 242 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 243         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 244         | BR_PS_8       /* Port Size = 8 bit */ \
 245         | BR_MS_FCM     /* MSEL = FCM */ \
 246         | BR_V) /* valid */
 247 #if defined(CONFIG_TARGET_P1020RDB_PD)
 248 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 249         | OR_FCM_PGS    /* Large Page*/ \
 250         | OR_FCM_CSCT \
 251         | OR_FCM_CST \
 252         | OR_FCM_CHT \
 253         | OR_FCM_SCY_1 \
 254         | OR_FCM_TRLX \
 255         | OR_FCM_EHTR)
 256 #else
 257 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 258         | OR_FCM_CSCT \
 259         | OR_FCM_CST \
 260         | OR_FCM_CHT \
 261         | OR_FCM_SCY_1 \
 262         | OR_FCM_TRLX \
 263         | OR_FCM_EHTR)
 264 #endif
 265 #endif /* CONFIG_NAND_FSL_ELBC */
 266
 267 #define CONFIG_SYS_INIT_RAM_LOCK
 268 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 269 #ifdef CONFIG_PHYS_64BIT
 270 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 271 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 272 /* The assembler doesn't like typecast */
 273 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 274         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 275           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 276 #else
 277 /* Initial L1 address */
 278 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 279 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 280 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 281 #endif
 282 /* Size of used area in RAM */
 283 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 284
 285 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 286
 287 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 288
 289 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 290 #ifdef CONFIG_PHYS_64BIT
 291 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 292 #else
 293 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 294 #endif
 295 /* CPLD config size: 1Mb */
 296
 297 #define CONFIG_SYS_PMC_BASE     0xff980000
 298 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 299 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 300                                         BR_PS_8 | BR_V)
 301 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 302                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 303                                  OR_GPCM_EAD)
 304
 305 /* Vsc7385 switch */
 306 #ifdef CONFIG_VSC7385_ENET
 307 #define __VSCFW_ADDR                    "vscfw_addr=ef000000\0"
 308 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 309
 310 #ifdef CONFIG_PHYS_64BIT
 311 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 312 #else
 313 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 314 #endif
 315
 316 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 317         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 318 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 319                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 320                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 321
 322 /* The size of the VSC7385 firmware image */
 323 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 324 #endif
 325
 326 #ifndef __VSCFW_ADDR
 327 #define __VSCFW_ADDR ""
 328 #endif
 329
 330 /*
 331  * Config the L2 Cache as L2 SRAM
 332 */
 333 #if defined(CONFIG_SPL_BUILD)
 334 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 335 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 336 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 337 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 338 #elif defined(CONFIG_MTD_RAW_NAND)
 339 #ifdef CONFIG_TPL_BUILD
 340 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 341 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 342 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 343 #else
 344 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 345 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 346 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 347 #endif /* CONFIG_TPL_BUILD */
 348 #endif
 349 #endif
 350
 351 /* Serial Port - controlled on board with jumper J8
 352  * open - index 2
 353  * shorted - index 1
 354  */
 355 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 356 #define CONFIG_SYS_NS16550_SERIAL
 357 #define CONFIG_SYS_NS16550_REG_SIZE     1
 358 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 359 #if defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL)
 360 #define CONFIG_NS16550_MIN_FUNCTIONS
 361 #endif
 362
 363 #define CONFIG_SYS_BAUDRATE_TABLE       \
 364         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 365
 366 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 367 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 368
 369 /* I2C */
 370 #if !CONFIG_IS_ENABLED(DM_I2C)
 371 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 372 #endif
 373
 374 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 375
 376 /*
 377  * I2C2 EEPROM
 378  */
 379
 380 #define CONFIG_RTC_PT7C4338
 381 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 382 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 383
 384 /* enable read and write access to EEPROM */
 385
 386 #if defined(CONFIG_PCI)
 387 /*
 388  * General PCI
 389  * Memory space is mapped 1-1, but I/O space must start from 0.
 390  */
 391
 392 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 393 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 394 #ifdef CONFIG_PHYS_64BIT
 395 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 396 #else
 397 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 398 #endif
 399 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 400 #ifdef CONFIG_PHYS_64BIT
 401 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 402 #else
 403 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 404 #endif
 405
 406 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 407 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 408 #ifdef CONFIG_PHYS_64BIT
 409 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 410 #else
 411 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 412 #endif
 413 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 414 #ifdef CONFIG_PHYS_64BIT
 415 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 416 #else
 417 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 418 #endif
 419
 420 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 421 #endif /* CONFIG_PCI */
 422
 423 #if defined(CONFIG_TSEC_ENET)
 424 #define CONFIG_TSEC1
 425 #define CONFIG_TSEC1_NAME       "eTSEC1"
 426 #define CONFIG_TSEC2
 427 #define CONFIG_TSEC2_NAME       "eTSEC2"
 428 #define CONFIG_TSEC3
 429 #define CONFIG_TSEC3_NAME       "eTSEC3"
 430
 431 #define TSEC1_PHY_ADDR  2
 432 #define TSEC2_PHY_ADDR  0
 433 #define TSEC3_PHY_ADDR  1
 434
 435 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 436 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 437 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 438
 439 #define TSEC1_PHYIDX    0
 440 #define TSEC2_PHYIDX    0
 441 #define TSEC3_PHYIDX    0
 442 #endif /* CONFIG_TSEC_ENET */
 443
 444 /*
 445  * Environment
 446  */
 447 #if defined(CONFIG_SDCARD)
 448 #define CONFIG_FSL_FIXED_MMC_LOCATION
 449 #elif defined(CONFIG_MTD_RAW_NAND)
 450 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 451 #ifdef CONFIG_TPL_BUILD
 452 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 453 #endif
 454 #elif defined(CONFIG_SYS_RAMBOOT)
 455 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 456 #endif
 457
 458 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 459 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 460
 461 /*
 462  * USB
 463  */
 464 #define CONFIG_HAS_FSL_DR_USB
 465
 466 #if defined(CONFIG_HAS_FSL_DR_USB)
 467 #ifdef CONFIG_USB_EHCI_HCD
 468 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 469 #endif
 470 #endif
 471
 472 #if defined(CONFIG_TARGET_P1020RDB_PD)
 473 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 474 #endif
 475
 476 #ifdef CONFIG_MMC
 477 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 478 #endif
 479
 480 /*
 481  * Miscellaneous configurable options
 482  */
 483
 484 /*
 485  * For booting Linux, the board info and command line data
 486  * have to be in the first 64 MB of memory, since this is
 487  * the maximum mapped by the Linux kernel during initialization.
 488  */
 489 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 490 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 491
 492 /*
 493  * Environment Configuration
 494  */
 495 #define CONFIG_HOSTNAME         "unknown"
 496 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 497 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 498
 499 #ifdef __SW_BOOT_NOR
 500 #define __NOR_RST_CMD   \
 501 norboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NOR 1; \
 502 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 503 #endif
 504 #ifdef __SW_BOOT_SPI
 505 #define __SPI_RST_CMD   \
 506 spiboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SPI 1; \
 507 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 508 #endif
 509 #ifdef __SW_BOOT_SD
 510 #define __SD_RST_CMD    \
 511 sdboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_SD 1; \
 512 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 513 #endif
 514 #ifdef __SW_BOOT_NAND
 515 #define __NAND_RST_CMD  \
 516 nandboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_NAND 1; \
 517 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 518 #endif
 519 #ifdef __SW_BOOT_PCIE
 520 #define __PCIE_RST_CMD  \
 521 pciboot=i2c dev CONFIG_SYS_SPD_BUS_NUM; i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 1 __SW_BOOT_PCIE 1; \
 522 i2c mw CONFIG_SYS_I2C_PCA9557_ADDR 3 __SW_BOOT_MASK 1; reset
 523 #endif
 524
 525 #define CONFIG_EXTRA_ENV_SETTINGS       \
 526 "netdev=eth0\0" \
 527 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 528 "loadaddr=1000000\0"    \
 529 "bootfile=uImage\0"     \
 530 "tftpflash=tftpboot $loadaddr $uboot; " \
 531         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 532         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 533         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 534         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 535         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 536 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 537 "consoledev=ttyS0\0"    \
 538 "ramdiskaddr=2000000\0" \
 539 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 540 "fdtaddr=1e00000\0"     \
 541 "bdev=sda1\0" \
 542 "jffs2nor=mtdblock3\0"  \
 543 "norbootaddr=ef080000\0"        \
 544 "norfdtaddr=ef040000\0" \
 545 "jffs2nand=mtdblock9\0" \
 546 "nandbootaddr=100000\0" \
 547 "nandfdtaddr=80000\0"           \
 548 "ramdisk_size=120000\0" \
 549 __VSCFW_ADDR    \
 550 "map_lowernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_LO)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 551 "map_uppernorbank=i2c dev "__stringify(CONFIG_SYS_SPD_BUS_NUM)"; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 1 "__stringify(__SW_NOR_BANK_UP)" 1; i2c mw "__stringify(CONFIG_SYS_I2C_PCA9557_ADDR)" 3 "__stringify(__SW_NOR_BANK_MASK)" 1\0" \
 552 __stringify(__NOR_RST_CMD)"\0" \
 553 __stringify(__SPI_RST_CMD)"\0" \
 554 __stringify(__SD_RST_CMD)"\0" \
 555 __stringify(__NAND_RST_CMD)"\0" \
 556 __stringify(__PCIE_RST_CMD)"\0"
 557
 558 #define CONFIG_USB_FAT_BOOT     \
 559 "setenv bootargs root=/dev/ram rw "     \
 560 "console=$consoledev,$baudrate $othbootargs " \
 561 "ramdisk_size=$ramdisk_size;"   \
 562 "usb start;"    \
 563 "fatload usb 0:2 $loadaddr $bootfile;"  \
 564 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 565 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 566 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 567
 568 #define CONFIG_USB_EXT2_BOOT    \
 569 "setenv bootargs root=/dev/ram rw "     \
 570 "console=$consoledev,$baudrate $othbootargs " \
 571 "ramdisk_size=$ramdisk_size;"   \
 572 "usb start;"    \
 573 "ext2load usb 0:4 $loadaddr $bootfile;" \
 574 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 575 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 576 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 577
 578 #define CONFIG_NORBOOT  \
 579 "setenv bootargs root=/dev/$jffs2nor rw "       \
 580 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 581 "bootm $norbootaddr - $norfdtaddr"
 582
 583 #endif /* __CONFIG_H */