Merge tag 'u-boot-imx-20190628' of https://gitlab.denx.de/u-boot/custodians/u-boot-imx
[platform/kernel/u-boot.git] / include / configs / p1_p2_rdb_pc.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
4  */
5
6 /*
7  * QorIQ RDB boards configuration file
8  */
9 #ifndef __CONFIG_H
10 #define __CONFIG_H
11
12 #if defined(CONFIG_TARGET_P1020MBG)
13 #define CONFIG_BOARDNAME "P1020MBG-PC"
14 #define CONFIG_VSC7385_ENET
15 #define CONFIG_SLIC
16 #define __SW_BOOT_MASK          0x03
17 #define __SW_BOOT_NOR           0xe4
18 #define __SW_BOOT_SD            0x54
19 #define CONFIG_SYS_L2_SIZE      (256 << 10)
20 #endif
21
22 #if defined(CONFIG_TARGET_P1020UTM)
23 #define CONFIG_BOARDNAME "P1020UTM-PC"
24 #define __SW_BOOT_MASK          0x03
25 #define __SW_BOOT_NOR           0xe0
26 #define __SW_BOOT_SD            0x50
27 #define CONFIG_SYS_L2_SIZE      (256 << 10)
28 #endif
29
30 #if defined(CONFIG_TARGET_P1020RDB_PC)
31 #define CONFIG_BOARDNAME "P1020RDB-PC"
32 #define CONFIG_NAND_FSL_ELBC
33 #define CONFIG_VSC7385_ENET
34 #define CONFIG_SLIC
35 #define __SW_BOOT_MASK          0x03
36 #define __SW_BOOT_NOR           0x5c
37 #define __SW_BOOT_SPI           0x1c
38 #define __SW_BOOT_SD            0x9c
39 #define __SW_BOOT_NAND          0xec
40 #define __SW_BOOT_PCIE          0x6c
41 #define CONFIG_SYS_L2_SIZE      (256 << 10)
42 #endif
43
44 /*
45  * P1020RDB-PD board has user selectable switches for evaluating different
46  * frequency and boot options for the P1020 device. The table that
47  * follow describe the available options. The front six binary number was in
48  * accordance with SW3[1:6].
49  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
50  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
51  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
52  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
53  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
54  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
55  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
56  */
57 #if defined(CONFIG_TARGET_P1020RDB_PD)
58 #define CONFIG_BOARDNAME "P1020RDB-PD"
59 #define CONFIG_NAND_FSL_ELBC
60 #define CONFIG_VSC7385_ENET
61 #define CONFIG_SLIC
62 #define __SW_BOOT_MASK          0x03
63 #define __SW_BOOT_NOR           0x64
64 #define __SW_BOOT_SPI           0x34
65 #define __SW_BOOT_SD            0x24
66 #define __SW_BOOT_NAND          0x44
67 #define __SW_BOOT_PCIE          0x74
68 #define CONFIG_SYS_L2_SIZE      (256 << 10)
69 /*
70  * Dynamic MTD Partition support with mtdparts
71  */
72 #endif
73
74 #if defined(CONFIG_TARGET_P1021RDB)
75 #define CONFIG_BOARDNAME "P1021RDB-PC"
76 #define CONFIG_NAND_FSL_ELBC
77 #define CONFIG_VSC7385_ENET
78 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
79                                                 addresses in the LBC */
80 #define __SW_BOOT_MASK          0x03
81 #define __SW_BOOT_NOR           0x5c
82 #define __SW_BOOT_SPI           0x1c
83 #define __SW_BOOT_SD            0x9c
84 #define __SW_BOOT_NAND          0xec
85 #define __SW_BOOT_PCIE          0x6c
86 #define CONFIG_SYS_L2_SIZE      (256 << 10)
87 /*
88  * Dynamic MTD Partition support with mtdparts
89  */
90 #endif
91
92 #if defined(CONFIG_TARGET_P1024RDB)
93 #define CONFIG_BOARDNAME "P1024RDB"
94 #define CONFIG_NAND_FSL_ELBC
95 #define CONFIG_SLIC
96 #define __SW_BOOT_MASK          0xf3
97 #define __SW_BOOT_NOR           0x00
98 #define __SW_BOOT_SPI           0x08
99 #define __SW_BOOT_SD            0x04
100 #define __SW_BOOT_NAND          0x0c
101 #define CONFIG_SYS_L2_SIZE      (256 << 10)
102 #endif
103
104 #if defined(CONFIG_TARGET_P1025RDB)
105 #define CONFIG_BOARDNAME "P1025RDB"
106 #define CONFIG_NAND_FSL_ELBC
107 #define CONFIG_SLIC
108
109 #define CONFIG_SYS_LBC_LBCR     0x00080000      /* Implement conversion of
110                                                 addresses in the LBC */
111 #define __SW_BOOT_MASK          0xf3
112 #define __SW_BOOT_NOR           0x00
113 #define __SW_BOOT_SPI           0x08
114 #define __SW_BOOT_SD            0x04
115 #define __SW_BOOT_NAND          0x0c
116 #define CONFIG_SYS_L2_SIZE      (256 << 10)
117 #endif
118
119 #if defined(CONFIG_TARGET_P2020RDB)
120 #define CONFIG_BOARDNAME "P2020RDB-PC"
121 #define CONFIG_NAND_FSL_ELBC
122 #define CONFIG_VSC7385_ENET
123 #define __SW_BOOT_MASK          0x03
124 #define __SW_BOOT_NOR           0xc8
125 #define __SW_BOOT_SPI           0x28
126 #define __SW_BOOT_SD            0x68 /* or 0x18 */
127 #define __SW_BOOT_NAND          0xe8
128 #define __SW_BOOT_PCIE          0xa8
129 #define CONFIG_SYS_L2_SIZE      (512 << 10)
130 /*
131  * Dynamic MTD Partition support with mtdparts
132  */
133 #endif
134
135 #ifdef CONFIG_SDCARD
136 #define CONFIG_SPL_FLUSH_IMAGE
137 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
138 #define CONFIG_SPL_PAD_TO               0x20000
139 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
140 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
141 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
142 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
143 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
144 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
145 #ifdef CONFIG_SPL_BUILD
146 #define CONFIG_SPL_COMMON_INIT_DDR
147 #endif
148 #endif
149
150 #ifdef CONFIG_SPIFLASH
151 #define CONFIG_SPL_SPI_FLASH_MINIMAL
152 #define CONFIG_SPL_FLUSH_IMAGE
153 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
154 #define CONFIG_SPL_PAD_TO               0x20000
155 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
156 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
157 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
158 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
159 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
160 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
161 #ifdef CONFIG_SPL_BUILD
162 #define CONFIG_SPL_COMMON_INIT_DDR
163 #endif
164 #endif
165
166 #ifdef CONFIG_NAND
167 #ifdef CONFIG_TPL_BUILD
168 #define CONFIG_SPL_FLUSH_IMAGE
169 #define CONFIG_SPL_NAND_INIT
170 #define CONFIG_SPL_COMMON_INIT_DDR
171 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
172 #define CONFIG_TPL_TEXT_BASE            0xf8f81000
173 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
174 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
175 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
176 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
177 #define CONFIG_SYS_NAND_U_BOOT_OFFS     ((128 + 128) << 10)
178 #elif defined(CONFIG_SPL_BUILD)
179 #define CONFIG_SPL_INIT_MINIMAL
180 #define CONFIG_SPL_FLUSH_IMAGE
181 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
182 #define CONFIG_SPL_MAX_SIZE             4096
183 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
184 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
185 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
186 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (128 << 10)
187 #endif /* not CONFIG_TPL_BUILD */
188
189 #define CONFIG_SPL_PAD_TO               0x20000
190 #define CONFIG_TPL_PAD_TO               0x20000
191 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
192 #endif
193
194 #ifndef CONFIG_RESET_VECTOR_ADDRESS
195 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
196 #endif
197
198 #ifndef CONFIG_SYS_MONITOR_BASE
199 #ifdef CONFIG_TPL_BUILD
200 #define CONFIG_SYS_MONITOR_BASE CONFIG_TPL_TEXT_BASE
201 #elif defined(CONFIG_SPL_BUILD)
202 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
203 #else
204 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
205 #endif
206 #endif
207
208 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
209 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
210 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
211 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
212 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
213
214 #define CONFIG_ENV_OVERWRITE
215
216 #define CONFIG_SYS_SATA_MAX_DEVICE      2
217 #define CONFIG_LBA48
218
219 #if defined(CONFIG_TARGET_P2020RDB)
220 #define CONFIG_SYS_CLK_FREQ     100000000
221 #else
222 #define CONFIG_SYS_CLK_FREQ     66666666
223 #endif
224 #define CONFIG_DDR_CLK_FREQ     66666666
225
226 #define CONFIG_HWCONFIG
227 /*
228  * These can be toggled for performance analysis, otherwise use default.
229  */
230 #define CONFIG_L2_CACHE
231 #define CONFIG_BTB
232
233 #define CONFIG_ENABLE_36BIT_PHYS
234
235 #ifdef CONFIG_PHYS_64BIT
236 #define CONFIG_ADDR_MAP                 1
237 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
238 #endif
239
240 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
241 #define CONFIG_SYS_MEMTEST_END          0x1fffffff
242
243 #define CONFIG_SYS_CCSRBAR              0xffe00000
244 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
245
246 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
247        SPL code*/
248 #ifdef CONFIG_SPL_BUILD
249 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
250 #endif
251
252 /* DDR Setup */
253 #define CONFIG_SYS_DDR_RAW_TIMING
254 #define CONFIG_DDR_SPD
255 #define CONFIG_SYS_SPD_BUS_NUM 1
256 #define SPD_EEPROM_ADDRESS 0x52
257
258 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
259 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
260 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
261 #else
262 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
263 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
264 #endif
265 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
266 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
267 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
268
269 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
270
271 /* Default settings for DDR3 */
272 #ifndef CONFIG_TARGET_P2020RDB
273 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
274 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
275 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
276 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
277 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
278 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
279
280 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
281 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
282 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
283 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
284
285 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
286 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
287 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
288 #define CONFIG_SYS_DDR_RCW_1            0x00000000
289 #define CONFIG_SYS_DDR_RCW_2            0x00000000
290 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
291 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
292 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
293 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
294
295 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
296 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
297 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
298 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
299 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
300 #define CONFIG_SYS_DDR_MODE_1           0x40461520
301 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
302 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
303 #endif
304
305 #undef CONFIG_CLOCKS_IN_MHZ
306
307 /*
308  * Memory map
309  *
310  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
311  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
312  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
313  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
314  *   (early boot only)
315  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
316  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
317  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
318  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
319  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
320  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
321  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
322  */
323
324 /*
325  * Local Bus Definitions
326  */
327 #if (defined(CONFIG_TARGET_P1020MBG) || defined(CONFIG_TARGET_P1020RDB_PD))
328 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
329 #define CONFIG_SYS_FLASH_BASE           0xec000000
330 #elif defined(CONFIG_TARGET_P1020UTM)
331 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* 32M */
332 #define CONFIG_SYS_FLASH_BASE           0xee000000
333 #else
334 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
335 #define CONFIG_SYS_FLASH_BASE           0xef000000
336 #endif
337
338 #ifdef CONFIG_PHYS_64BIT
339 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
340 #else
341 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
342 #endif
343
344 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
345         | BR_PS_16 | BR_V)
346
347 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
348
349 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
350 #define CONFIG_SYS_FLASH_QUIET_TEST
351 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
352
353 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
354
355 #undef CONFIG_SYS_FLASH_CHECKSUM
356 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
357 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
358
359 #define CONFIG_SYS_FLASH_EMPTY_INFO
360
361 /* Nand Flash */
362 #ifdef CONFIG_NAND_FSL_ELBC
363 #define CONFIG_SYS_NAND_BASE            0xff800000
364 #ifdef CONFIG_PHYS_64BIT
365 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
366 #else
367 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
368 #endif
369
370 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
371 #define CONFIG_SYS_MAX_NAND_DEVICE      1
372 #if defined(CONFIG_TARGET_P1020RDB_PD)
373 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
374 #else
375 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
376 #endif
377
378 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
379         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
380         | BR_PS_8       /* Port Size = 8 bit */ \
381         | BR_MS_FCM     /* MSEL = FCM */ \
382         | BR_V) /* valid */
383 #if defined(CONFIG_TARGET_P1020RDB_PD)
384 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
385         | OR_FCM_PGS    /* Large Page*/ \
386         | OR_FCM_CSCT \
387         | OR_FCM_CST \
388         | OR_FCM_CHT \
389         | OR_FCM_SCY_1 \
390         | OR_FCM_TRLX \
391         | OR_FCM_EHTR)
392 #else
393 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
394         | OR_FCM_CSCT \
395         | OR_FCM_CST \
396         | OR_FCM_CHT \
397         | OR_FCM_SCY_1 \
398         | OR_FCM_TRLX \
399         | OR_FCM_EHTR)
400 #endif
401 #endif /* CONFIG_NAND_FSL_ELBC */
402
403 #define CONFIG_SYS_INIT_RAM_LOCK
404 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
405 #ifdef CONFIG_PHYS_64BIT
406 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
407 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
408 /* The assembler doesn't like typecast */
409 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
410         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
411           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
412 #else
413 /* Initial L1 address */
414 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
415 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
416 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
417 #endif
418 /* Size of used area in RAM */
419 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
420
421 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
422                                         GENERATED_GBL_DATA_SIZE)
423 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
424
425 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
426 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)/* Reserved for malloc */
427
428 #define CONFIG_SYS_CPLD_BASE    0xffa00000
429 #ifdef CONFIG_PHYS_64BIT
430 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
431 #else
432 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
433 #endif
434 /* CPLD config size: 1Mb */
435 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
436                                         BR_PS_8 | BR_V)
437 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
438
439 #define CONFIG_SYS_PMC_BASE     0xff980000
440 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
441 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
442                                         BR_PS_8 | BR_V)
443 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
444                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
445                                  OR_GPCM_EAD)
446
447 #ifdef CONFIG_NAND
448 #define CONFIG_SYS_BR0_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
449 #define CONFIG_SYS_OR0_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
450 #define CONFIG_SYS_BR1_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
451 #define CONFIG_SYS_OR1_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
452 #else
453 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
454 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
455 #ifdef CONFIG_NAND_FSL_ELBC
456 #define CONFIG_SYS_BR1_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
457 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
458 #endif
459 #endif
460 #define CONFIG_SYS_BR3_PRELIM   CONFIG_CPLD_BR_PRELIM   /* CPLD Base Address */
461 #define CONFIG_SYS_OR3_PRELIM   CONFIG_CPLD_OR_PRELIM   /* CPLD Options */
462
463 /* Vsc7385 switch */
464 #ifdef CONFIG_VSC7385_ENET
465 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
466
467 #ifdef CONFIG_PHYS_64BIT
468 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
469 #else
470 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
471 #endif
472
473 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
474         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
475 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
476                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
477                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
478
479 #define CONFIG_SYS_BR2_PRELIM   CONFIG_SYS_VSC7385_BR_PRELIM
480 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_VSC7385_OR_PRELIM
481
482 /* The size of the VSC7385 firmware image */
483 #define CONFIG_VSC7385_IMAGE_SIZE       8192
484 #endif
485
486 /*
487  * Config the L2 Cache as L2 SRAM
488 */
489 #if defined(CONFIG_SPL_BUILD)
490 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
491 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
492 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
493 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
494 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
495 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
496 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
497 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
498 #if defined(CONFIG_TARGET_P2020RDB)
499 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
500 #else
501 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
502 #endif
503 #elif defined(CONFIG_NAND)
504 #ifdef CONFIG_TPL_BUILD
505 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
506 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
507 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
508 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
509 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
510 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
511 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
512 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
513 #else
514 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
515 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
516 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
517 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
518 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
519 #endif /* CONFIG_TPL_BUILD */
520 #endif
521 #endif
522
523 /* Serial Port - controlled on board with jumper J8
524  * open - index 2
525  * shorted - index 1
526  */
527 #undef CONFIG_SERIAL_SOFTWARE_FIFO
528 #define CONFIG_SYS_NS16550_SERIAL
529 #define CONFIG_SYS_NS16550_REG_SIZE     1
530 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
531 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
532 #define CONFIG_NS16550_MIN_FUNCTIONS
533 #endif
534
535 #define CONFIG_SYS_BAUDRATE_TABLE       \
536         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
537
538 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
539 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
540
541 /* I2C */
542 #define CONFIG_SYS_I2C
543 #define CONFIG_SYS_I2C_FSL
544 #define CONFIG_SYS_FSL_I2C_SPEED        400000
545 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
546 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
547 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
548 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
549 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
550 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
551 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x52
552 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
553
554 /*
555  * I2C2 EEPROM
556  */
557 #undef CONFIG_ID_EEPROM
558
559 #define CONFIG_RTC_PT7C4338
560 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
561 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
562
563 /* enable read and write access to EEPROM */
564 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
565 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 3
566 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS 5
567
568 #if defined(CONFIG_PCI)
569 /*
570  * General PCI
571  * Memory space is mapped 1-1, but I/O space must start from 0.
572  */
573
574 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
575 #define CONFIG_SYS_PCIE2_NAME           "PCIe SLOT"
576 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
577 #ifdef CONFIG_PHYS_64BIT
578 #define CONFIG_SYS_PCIE2_MEM_BUS        0xc0000000
579 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
580 #else
581 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
582 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
583 #endif
584 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
585 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
586 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
587 #ifdef CONFIG_PHYS_64BIT
588 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
589 #else
590 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
591 #endif
592 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
593
594 /* controller 1, Slot 2, tgtid 1, Base address a000 */
595 #define CONFIG_SYS_PCIE1_NAME           "mini PCIe SLOT"
596 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
597 #ifdef CONFIG_PHYS_64BIT
598 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
599 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
600 #else
601 #define CONFIG_SYS_PCIE1_MEM_BUS        0x80000000
602 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
603 #endif
604 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
605 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
606 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
607 #ifdef CONFIG_PHYS_64BIT
608 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
609 #else
610 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
611 #endif
612 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
613
614 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
615 #endif /* CONFIG_PCI */
616
617 #if defined(CONFIG_TSEC_ENET)
618 #define CONFIG_TSEC1
619 #define CONFIG_TSEC1_NAME       "eTSEC1"
620 #define CONFIG_TSEC2
621 #define CONFIG_TSEC2_NAME       "eTSEC2"
622 #define CONFIG_TSEC3
623 #define CONFIG_TSEC3_NAME       "eTSEC3"
624
625 #define TSEC1_PHY_ADDR  2
626 #define TSEC2_PHY_ADDR  0
627 #define TSEC3_PHY_ADDR  1
628
629 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
630 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
631 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
632
633 #define TSEC1_PHYIDX    0
634 #define TSEC2_PHYIDX    0
635 #define TSEC3_PHYIDX    0
636
637 #define CONFIG_ETHPRIME "eTSEC1"
638
639 #define CONFIG_HAS_ETH0
640 #define CONFIG_HAS_ETH1
641 #define CONFIG_HAS_ETH2
642 #endif /* CONFIG_TSEC_ENET */
643
644 #ifdef CONFIG_QE
645 /* QE microcode/firmware address */
646 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
647 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
648 #endif /* CONFIG_QE */
649
650 #ifdef CONFIG_TARGET_P1025RDB
651 /*
652  * QE UEC ethernet configuration
653  */
654 #define CONFIG_MIIM_ADDRESS     (CONFIG_SYS_CCSRBAR + 0x82120)
655
656 #undef CONFIG_UEC_ETH
657 #define CONFIG_PHY_MODE_NEED_CHANGE
658
659 #define CONFIG_UEC_ETH1 /* ETH1 */
660 #define CONFIG_HAS_ETH0
661
662 #ifdef CONFIG_UEC_ETH1
663 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
664 #define CONFIG_SYS_UEC1_RX_CLK  QE_CLK12 /* CLK12 for MII */
665 #define CONFIG_SYS_UEC1_TX_CLK  QE_CLK9 /* CLK9 for MII */
666 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
667 #define CONFIG_SYS_UEC1_PHY_ADDR        0x0     /* 0x0 for MII */
668 #define CONFIG_SYS_UEC1_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
669 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
670 #endif /* CONFIG_UEC_ETH1 */
671
672 #define CONFIG_UEC_ETH5 /* ETH5 */
673 #define CONFIG_HAS_ETH1
674
675 #ifdef CONFIG_UEC_ETH5
676 #define CONFIG_SYS_UEC5_UCC_NUM 4       /* UCC5 */
677 #define CONFIG_SYS_UEC5_RX_CLK  QE_CLK_NONE
678 #define CONFIG_SYS_UEC5_TX_CLK  QE_CLK13 /* CLK 13 for RMII */
679 #define CONFIG_SYS_UEC5_ETH_TYPE        FAST_ETH
680 #define CONFIG_SYS_UEC5_PHY_ADDR        0x3     /* 0x3 for RMII */
681 #define CONFIG_SYS_UEC5_INTERFACE_TYPE PHY_INTERFACE_MODE_RMII
682 #define CONFIG_SYS_UEC5_INTERFACE_SPEED 100
683 #endif /* CONFIG_UEC_ETH5 */
684 #endif /* CONFIG_TARGET_P1025RDB */
685
686 /*
687  * Environment
688  */
689 #ifdef CONFIG_SPIFLASH
690 #define CONFIG_ENV_SIZE         0x2000  /* 8KB */
691 #define CONFIG_ENV_OFFSET       0x100000        /* 1MB */
692 #define CONFIG_ENV_SECT_SIZE    0x10000
693 #elif defined(CONFIG_SDCARD)
694 #define CONFIG_FSL_FIXED_MMC_LOCATION
695 #define CONFIG_ENV_SIZE         0x2000
696 #define CONFIG_SYS_MMC_ENV_DEV  0
697 #elif defined(CONFIG_NAND)
698 #ifdef CONFIG_TPL_BUILD
699 #define CONFIG_ENV_SIZE         0x2000
700 #define CONFIG_ENV_ADDR         (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
701 #else
702 #define CONFIG_ENV_SIZE         CONFIG_SYS_NAND_BLOCK_SIZE
703 #endif
704 #define CONFIG_ENV_OFFSET       (1024 * 1024)
705 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
706 #elif defined(CONFIG_SYS_RAMBOOT)
707 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
708 #define CONFIG_ENV_SIZE         0x2000
709 #else
710 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
711 #define CONFIG_ENV_SIZE         0x2000
712 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
713 #endif
714
715 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
716 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
717
718 /*
719  * USB
720  */
721 #define CONFIG_HAS_FSL_DR_USB
722
723 #if defined(CONFIG_HAS_FSL_DR_USB)
724 #ifdef CONFIG_USB_EHCI_HCD
725 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
726 #define CONFIG_USB_EHCI_FSL
727 #endif
728 #endif
729
730 #if defined(CONFIG_TARGET_P1020RDB_PD)
731 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
732 #endif
733
734 #ifdef CONFIG_MMC
735 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
736 #endif
737
738 #undef CONFIG_WATCHDOG  /* watchdog disabled */
739
740 /*
741  * Miscellaneous configurable options
742  */
743 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
744
745 /*
746  * For booting Linux, the board info and command line data
747  * have to be in the first 64 MB of memory, since this is
748  * the maximum mapped by the Linux kernel during initialization.
749  */
750 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
751 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
752
753 #if defined(CONFIG_CMD_KGDB)
754 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
755 #endif
756
757 /*
758  * Environment Configuration
759  */
760 #define CONFIG_HOSTNAME         "unknown"
761 #define CONFIG_ROOTPATH         "/opt/nfsroot"
762 #define CONFIG_BOOTFILE         "uImage"
763 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
764
765 /* default location for tftp and bootm */
766 #define CONFIG_LOADADDR 1000000
767
768 #ifdef __SW_BOOT_NOR
769 #define __NOR_RST_CMD   \
770 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
771 i2c mw 18 3 __SW_BOOT_MASK 1; reset
772 #endif
773 #ifdef __SW_BOOT_SPI
774 #define __SPI_RST_CMD   \
775 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
776 i2c mw 18 3 __SW_BOOT_MASK 1; reset
777 #endif
778 #ifdef __SW_BOOT_SD
779 #define __SD_RST_CMD    \
780 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
781 i2c mw 18 3 __SW_BOOT_MASK 1; reset
782 #endif
783 #ifdef __SW_BOOT_NAND
784 #define __NAND_RST_CMD  \
785 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
786 i2c mw 18 3 __SW_BOOT_MASK 1; reset
787 #endif
788 #ifdef __SW_BOOT_PCIE
789 #define __PCIE_RST_CMD  \
790 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
791 i2c mw 18 3 __SW_BOOT_MASK 1; reset
792 #endif
793
794 #define CONFIG_EXTRA_ENV_SETTINGS       \
795 "netdev=eth0\0" \
796 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
797 "loadaddr=1000000\0"    \
798 "bootfile=uImage\0"     \
799 "tftpflash=tftpboot $loadaddr $uboot; " \
800         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
801         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
802         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
803         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
804         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
805 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
806 "consoledev=ttyS0\0"    \
807 "ramdiskaddr=2000000\0" \
808 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
809 "fdtaddr=1e00000\0"     \
810 "bdev=sda1\0" \
811 "jffs2nor=mtdblock3\0"  \
812 "norbootaddr=ef080000\0"        \
813 "norfdtaddr=ef040000\0" \
814 "jffs2nand=mtdblock9\0" \
815 "nandbootaddr=100000\0" \
816 "nandfdtaddr=80000\0"           \
817 "ramdisk_size=120000\0" \
818 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
819 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
820 __stringify(__NOR_RST_CMD)"\0" \
821 __stringify(__SPI_RST_CMD)"\0" \
822 __stringify(__SD_RST_CMD)"\0" \
823 __stringify(__NAND_RST_CMD)"\0" \
824 __stringify(__PCIE_RST_CMD)"\0"
825
826 #define CONFIG_NFSBOOTCOMMAND   \
827 "setenv bootargs root=/dev/nfs rw "     \
828 "nfsroot=$serverip:$rootpath "  \
829 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
830 "console=$consoledev,$baudrate $othbootargs;" \
831 "tftp $loadaddr $bootfile;"     \
832 "tftp $fdtaddr $fdtfile;"       \
833 "bootm $loadaddr - $fdtaddr"
834
835 #define CONFIG_HDBOOT   \
836 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
837 "console=$consoledev,$baudrate $othbootargs;" \
838 "usb start;"    \
839 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
840 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
841 "bootm $loadaddr - $fdtaddr"
842
843 #define CONFIG_USB_FAT_BOOT     \
844 "setenv bootargs root=/dev/ram rw "     \
845 "console=$consoledev,$baudrate $othbootargs " \
846 "ramdisk_size=$ramdisk_size;"   \
847 "usb start;"    \
848 "fatload usb 0:2 $loadaddr $bootfile;"  \
849 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
850 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
851 "bootm $loadaddr $ramdiskaddr $fdtaddr"
852
853 #define CONFIG_USB_EXT2_BOOT    \
854 "setenv bootargs root=/dev/ram rw "     \
855 "console=$consoledev,$baudrate $othbootargs " \
856 "ramdisk_size=$ramdisk_size;"   \
857 "usb start;"    \
858 "ext2load usb 0:4 $loadaddr $bootfile;" \
859 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
860 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
861 "bootm $loadaddr $ramdiskaddr $fdtaddr"
862
863 #define CONFIG_NORBOOT  \
864 "setenv bootargs root=/dev/$jffs2nor rw "       \
865 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
866 "bootm $norbootaddr - $norfdtaddr"
867
868 #define CONFIG_RAMBOOTCOMMAND   \
869 "setenv bootargs root=/dev/ram rw "     \
870 "console=$consoledev,$baudrate $othbootargs " \
871 "ramdisk_size=$ramdisk_size;"   \
872 "tftp $ramdiskaddr $ramdiskfile;"       \
873 "tftp $loadaddr $bootfile;"     \
874 "tftp $fdtaddr $fdtfile;"       \
875 "bootm $loadaddr $ramdiskaddr $fdtaddr"
876
877 #define CONFIG_BOOTCOMMAND      CONFIG_HDBOOT
878
879 #endif /* __CONFIG_H */