include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_BOARDNAME "P1020RDB-PC"
  17 #define CONFIG_VSC7385_ENET
  18 #define CONFIG_SLIC
  19 #define __SW_BOOT_MASK          0x03
  20 #define __SW_BOOT_NOR           0x5c
  21 #define __SW_BOOT_SPI           0x1c
  22 #define __SW_BOOT_SD            0x9c
  23 #define __SW_BOOT_NAND          0xec
  24 #define __SW_BOOT_PCIE          0x6c
  25 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  26 #endif
  27
  28 /*
  29  * P1020RDB-PD board has user selectable switches for evaluating different
  30  * frequency and boot options for the P1020 device. The table that
  31  * follow describe the available options. The front six binary number was in
  32  * accordance with SW3[1:6].
  33  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  34  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  35  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  36  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  37  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  38  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  39  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  40  */
  41 #if defined(CONFIG_TARGET_P1020RDB_PD)
  42 #define CONFIG_BOARDNAME "P1020RDB-PD"
  43 #define CONFIG_VSC7385_ENET
  44 #define CONFIG_SLIC
  45 #define __SW_BOOT_MASK          0x03
  46 #define __SW_BOOT_NOR           0x64
  47 #define __SW_BOOT_SPI           0x34
  48 #define __SW_BOOT_SD            0x24
  49 #define __SW_BOOT_NAND          0x44
  50 #define __SW_BOOT_PCIE          0x74
  51 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  52 /*
  53  * Dynamic MTD Partition support with mtdparts
  54  */
  55 #endif
  56
  57 #if defined(CONFIG_TARGET_P2020RDB)
  58 #define CONFIG_BOARDNAME "P2020RDB-PC"
  59 #define CONFIG_VSC7385_ENET
  60 #define __SW_BOOT_MASK          0x03
  61 #define __SW_BOOT_NOR           0xc8
  62 #define __SW_BOOT_SPI           0x28
  63 #define __SW_BOOT_SD            0x68 /* or 0x18 */
  64 #define __SW_BOOT_NAND          0xe8
  65 #define __SW_BOOT_PCIE          0xa8
  66 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  67 /*
  68  * Dynamic MTD Partition support with mtdparts
  69  */
  70 #endif
  71
  72 #ifdef CONFIG_SDCARD
  73 #define CONFIG_SPL_FLUSH_IMAGE
  74 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  75 #define CONFIG_SPL_PAD_TO               0x20000
  76 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  77 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  78 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  79 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  80 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  81 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  82 #ifdef CONFIG_SPL_BUILD
  83 #define CONFIG_SPL_COMMON_INIT_DDR
  84 #endif
  85 #elif defined(CONFIG_SPIFLASH)
  86 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  87 #define CONFIG_SPL_FLUSH_IMAGE
  88 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  89 #define CONFIG_SPL_PAD_TO               0x20000
  90 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  92 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  93 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  94 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  95 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  96 #ifdef CONFIG_SPL_BUILD
  97 #define CONFIG_SPL_COMMON_INIT_DDR
  98 #endif
  99 #elif defined(CONFIG_MTD_RAW_NAND)
 100 #ifdef CONFIG_TPL_BUILD
 101 #define CONFIG_SPL_FLUSH_IMAGE
 102 #define CONFIG_SPL_NAND_INIT
 103 #define CONFIG_SPL_COMMON_INIT_DDR
 104 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 105 #define CONFIG_TPL_TEXT_BASE            0xf8f81000
 106 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 107 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 108 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 109 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 110 #define CONFIG_SYS_NAND_U_BOOT_OFFS     ((128 + 128) << 10)
 111 #elif defined(CONFIG_SPL_BUILD)
 112 #define CONFIG_SPL_INIT_MINIMAL
 113 #define CONFIG_SPL_FLUSH_IMAGE
 114 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 115 #define CONFIG_SPL_MAX_SIZE             4096
 116 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 117 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 118 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 119 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (128 << 10)
 120 #endif /* not CONFIG_TPL_BUILD */
 121
 122 #define CONFIG_SPL_PAD_TO               0x20000
 123 #define CONFIG_TPL_PAD_TO               0x20000
 124 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 125 #endif
 126
 127 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 128 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 129 #endif
 130
 131 #ifndef CONFIG_SYS_MONITOR_BASE
 132 #ifdef CONFIG_TPL_BUILD
 133 #define CONFIG_SYS_MONITOR_BASE CONFIG_TPL_TEXT_BASE
 134 #elif defined(CONFIG_SPL_BUILD)
 135 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
 136 #else
 137 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 138 #endif
 139 #endif
 140
 141 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 142 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 143
 144 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 145 #define CONFIG_LBA48
 146
 147 #if defined(CONFIG_TARGET_P2020RDB)
 148 #define CONFIG_SYS_CLK_FREQ     100000000
 149 #else
 150 #define CONFIG_SYS_CLK_FREQ     66666666
 151 #endif
 152
 153 #define CONFIG_HWCONFIG
 154 /*
 155  * These can be toggled for performance analysis, otherwise use default.
 156  */
 157 #define CONFIG_L2_CACHE
 158 #define CONFIG_BTB
 159
 160 #define CONFIG_ENABLE_36BIT_PHYS
 161
 162 #define CONFIG_SYS_CCSRBAR              0xffe00000
 163 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 164
 165 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 166        SPL code*/
 167 #ifdef CONFIG_SPL_BUILD
 168 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 169 #endif
 170
 171 /* DDR Setup */
 172 #define CONFIG_SYS_DDR_RAW_TIMING
 173 #define CONFIG_SYS_SPD_BUS_NUM 1
 174 #define SPD_EEPROM_ADDRESS 0x52
 175
 176 #if defined(CONFIG_TARGET_P1020RDB_PD)
 177 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 178 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 179 #else
 180 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 181 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
 182 #endif
 183 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 184 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 185 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 186
 187 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 188
 189 /* Default settings for DDR3 */
 190 #ifndef CONFIG_TARGET_P2020RDB
 191 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 192 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 193 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 194 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 195 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 196 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 197
 198 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 199 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 200 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 201 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 202
 203 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 204 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 205 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 206 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 207 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 208 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 209 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 210 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 211 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 212
 213 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 214 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 215 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 216 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 217 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 218 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 219 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 220 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 221 #endif
 222
 223 /*
 224  * Memory map
 225  *
 226  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 227  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 228  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 229  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 230  *   (early boot only)
 231  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 232  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 233  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 234  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 235  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 236  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 237  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 238  */
 239
 240 /*
 241  * Local Bus Definitions
 242  */
 243 #if defined(CONFIG_TARGET_P1020RDB_PD)
 244 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 245 #define CONFIG_SYS_FLASH_BASE           0xec000000
 246 #else
 247 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 248 #define CONFIG_SYS_FLASH_BASE           0xef000000
 249 #endif
 250
 251 #ifdef CONFIG_PHYS_64BIT
 252 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 253 #else
 254 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 255 #endif
 256
 257 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 258         | BR_PS_16 | BR_V)
 259
 260 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 261
 262 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 263 #define CONFIG_SYS_FLASH_QUIET_TEST
 264 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 265
 266 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 267
 268 #undef CONFIG_SYS_FLASH_CHECKSUM
 269 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 270 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 271
 272 #define CONFIG_SYS_FLASH_EMPTY_INFO
 273
 274 /* Nand Flash */
 275 #ifdef CONFIG_NAND_FSL_ELBC
 276 #define CONFIG_SYS_NAND_BASE            0xff800000
 277 #ifdef CONFIG_PHYS_64BIT
 278 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 279 #else
 280 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 281 #endif
 282
 283 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 284 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 285
 286 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 287         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 288         | BR_PS_8       /* Port Size = 8 bit */ \
 289         | BR_MS_FCM     /* MSEL = FCM */ \
 290         | BR_V) /* valid */
 291 #if defined(CONFIG_TARGET_P1020RDB_PD)
 292 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 293         | OR_FCM_PGS    /* Large Page*/ \
 294         | OR_FCM_CSCT \
 295         | OR_FCM_CST \
 296         | OR_FCM_CHT \
 297         | OR_FCM_SCY_1 \
 298         | OR_FCM_TRLX \
 299         | OR_FCM_EHTR)
 300 #else
 301 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 302         | OR_FCM_CSCT \
 303         | OR_FCM_CST \
 304         | OR_FCM_CHT \
 305         | OR_FCM_SCY_1 \
 306         | OR_FCM_TRLX \
 307         | OR_FCM_EHTR)
 308 #endif
 309 #endif /* CONFIG_NAND_FSL_ELBC */
 310
 311 #define CONFIG_SYS_INIT_RAM_LOCK
 312 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 313 #ifdef CONFIG_PHYS_64BIT
 314 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 315 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 316 /* The assembler doesn't like typecast */
 317 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 318         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 319           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 320 #else
 321 /* Initial L1 address */
 322 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 323 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 324 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 325 #endif
 326 /* Size of used area in RAM */
 327 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 328
 329 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 330                                         GENERATED_GBL_DATA_SIZE)
 331 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 332
 333 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 334
 335 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 336 #ifdef CONFIG_PHYS_64BIT
 337 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 338 #else
 339 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 340 #endif
 341 /* CPLD config size: 1Mb */
 342 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
 343                                         BR_PS_8 | BR_V)
 344 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
 345
 346 #define CONFIG_SYS_PMC_BASE     0xff980000
 347 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 348 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 349                                         BR_PS_8 | BR_V)
 350 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 351                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 352                                  OR_GPCM_EAD)
 353
 354 /* Vsc7385 switch */
 355 #ifdef CONFIG_VSC7385_ENET
 356 #define __VSCFW_ADDR                    "vscfw_addr=ef000000"
 357 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 358
 359 #ifdef CONFIG_PHYS_64BIT
 360 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 361 #else
 362 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 363 #endif
 364
 365 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 366         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 367 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 368                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 369                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 370
 371 /* The size of the VSC7385 firmware image */
 372 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 373 #endif
 374
 375 /*
 376  * Config the L2 Cache as L2 SRAM
 377 */
 378 #if defined(CONFIG_SPL_BUILD)
 379 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 380 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 381 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 382 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 383 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 384 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 385 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 386 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 387 #if defined(CONFIG_TARGET_P2020RDB)
 388 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 389 #else
 390 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 391 #endif
 392 #elif defined(CONFIG_MTD_RAW_NAND)
 393 #ifdef CONFIG_TPL_BUILD
 394 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 395 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 396 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 397 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 398 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 399 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 400 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 401 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 402 #else
 403 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 404 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 405 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 406 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 407 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 408 #endif /* CONFIG_TPL_BUILD */
 409 #endif
 410 #endif
 411
 412 /* Serial Port - controlled on board with jumper J8
 413  * open - index 2
 414  * shorted - index 1
 415  */
 416 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 417 #define CONFIG_SYS_NS16550_SERIAL
 418 #define CONFIG_SYS_NS16550_REG_SIZE     1
 419 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 420 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 421 #define CONFIG_NS16550_MIN_FUNCTIONS
 422 #endif
 423
 424 #define CONFIG_SYS_BAUDRATE_TABLE       \
 425         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 426
 427 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 428 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 429
 430 /* I2C */
 431 #if !CONFIG_IS_ENABLED(DM_I2C)
 432 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 433 #endif
 434
 435 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 436
 437 /*
 438  * I2C2 EEPROM
 439  */
 440
 441 #define CONFIG_RTC_PT7C4338
 442 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 443 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 444
 445 /* enable read and write access to EEPROM */
 446
 447 #if defined(CONFIG_PCI)
 448 /*
 449  * General PCI
 450  * Memory space is mapped 1-1, but I/O space must start from 0.
 451  */
 452
 453 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 454 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 455 #ifdef CONFIG_PHYS_64BIT
 456 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 457 #else
 458 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 459 #endif
 460 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 461 #ifdef CONFIG_PHYS_64BIT
 462 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 463 #else
 464 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 465 #endif
 466
 467 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 468 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 469 #ifdef CONFIG_PHYS_64BIT
 470 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 471 #else
 472 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 473 #endif
 474 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 475 #ifdef CONFIG_PHYS_64BIT
 476 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 477 #else
 478 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 479 #endif
 480
 481 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 482 #endif /* CONFIG_PCI */
 483
 484 #if defined(CONFIG_TSEC_ENET)
 485 #define CONFIG_TSEC1
 486 #define CONFIG_TSEC1_NAME       "eTSEC1"
 487 #define CONFIG_TSEC2
 488 #define CONFIG_TSEC2_NAME       "eTSEC2"
 489 #define CONFIG_TSEC3
 490 #define CONFIG_TSEC3_NAME       "eTSEC3"
 491
 492 #define TSEC1_PHY_ADDR  2
 493 #define TSEC2_PHY_ADDR  0
 494 #define TSEC3_PHY_ADDR  1
 495
 496 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 497 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 498 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 499
 500 #define TSEC1_PHYIDX    0
 501 #define TSEC2_PHYIDX    0
 502 #define TSEC3_PHYIDX    0
 503
 504 #define CONFIG_ETHPRIME "eTSEC1"
 505
 506 #define CONFIG_HAS_ETH0
 507 #define CONFIG_HAS_ETH1
 508 #define CONFIG_HAS_ETH2
 509 #endif /* CONFIG_TSEC_ENET */
 510
 511 /*
 512  * Environment
 513  */
 514 #if defined(CONFIG_SDCARD)
 515 #define CONFIG_FSL_FIXED_MMC_LOCATION
 516 #elif defined(CONFIG_MTD_RAW_NAND)
 517 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 518 #ifdef CONFIG_TPL_BUILD
 519 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 520 #endif
 521 #elif defined(CONFIG_SYS_RAMBOOT)
 522 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 523 #endif
 524
 525 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 526 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 527
 528 /*
 529  * USB
 530  */
 531 #define CONFIG_HAS_FSL_DR_USB
 532
 533 #if defined(CONFIG_HAS_FSL_DR_USB)
 534 #ifdef CONFIG_USB_EHCI_HCD
 535 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 536 #endif
 537 #endif
 538
 539 #if defined(CONFIG_TARGET_P1020RDB_PD)
 540 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 541 #endif
 542
 543 #ifdef CONFIG_MMC
 544 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 545 #endif
 546
 547 /*
 548  * Miscellaneous configurable options
 549  */
 550
 551 /*
 552  * For booting Linux, the board info and command line data
 553  * have to be in the first 64 MB of memory, since this is
 554  * the maximum mapped by the Linux kernel during initialization.
 555  */
 556 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 557 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 558
 559 /*
 560  * Environment Configuration
 561  */
 562 #define CONFIG_HOSTNAME         "unknown"
 563 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 564 #define CONFIG_BOOTFILE         "uImage"
 565 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 566
 567 #ifdef __SW_BOOT_NOR
 568 #define __NOR_RST_CMD   \
 569 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 570 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 571 #endif
 572 #ifdef __SW_BOOT_SPI
 573 #define __SPI_RST_CMD   \
 574 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 575 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 576 #endif
 577 #ifdef __SW_BOOT_SD
 578 #define __SD_RST_CMD    \
 579 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 580 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 581 #endif
 582 #ifdef __SW_BOOT_NAND
 583 #define __NAND_RST_CMD  \
 584 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 585 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 586 #endif
 587 #ifdef __SW_BOOT_PCIE
 588 #define __PCIE_RST_CMD  \
 589 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 590 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 591 #endif
 592
 593 #define CONFIG_EXTRA_ENV_SETTINGS       \
 594 "netdev=eth0\0" \
 595 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 596 "loadaddr=1000000\0"    \
 597 "bootfile=uImage\0"     \
 598 "tftpflash=tftpboot $loadaddr $uboot; " \
 599         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 600         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 601         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 602         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 603         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 604 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 605 "consoledev=ttyS0\0"    \
 606 "ramdiskaddr=2000000\0" \
 607 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 608 "fdtaddr=1e00000\0"     \
 609 "bdev=sda1\0" \
 610 "jffs2nor=mtdblock3\0"  \
 611 "norbootaddr=ef080000\0"        \
 612 "norfdtaddr=ef040000\0" \
 613 "jffs2nand=mtdblock9\0" \
 614 "nandbootaddr=100000\0" \
 615 "nandfdtaddr=80000\0"           \
 616 "ramdisk_size=120000\0" \
 617 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 618 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 619 __stringify(__VSCFW_ADDR)"\0" \
 620 __stringify(__NOR_RST_CMD)"\0" \
 621 __stringify(__SPI_RST_CMD)"\0" \
 622 __stringify(__SD_RST_CMD)"\0" \
 623 __stringify(__NAND_RST_CMD)"\0" \
 624 __stringify(__PCIE_RST_CMD)"\0"
 625
 626 #define CONFIG_USB_FAT_BOOT     \
 627 "setenv bootargs root=/dev/ram rw "     \
 628 "console=$consoledev,$baudrate $othbootargs " \
 629 "ramdisk_size=$ramdisk_size;"   \
 630 "usb start;"    \
 631 "fatload usb 0:2 $loadaddr $bootfile;"  \
 632 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 633 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 634 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 635
 636 #define CONFIG_USB_EXT2_BOOT    \
 637 "setenv bootargs root=/dev/ram rw "     \
 638 "console=$consoledev,$baudrate $othbootargs " \
 639 "ramdisk_size=$ramdisk_size;"   \
 640 "usb start;"    \
 641 "ext2load usb 0:4 $loadaddr $bootfile;" \
 642 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 643 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 644 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 645
 646 #define CONFIG_NORBOOT  \
 647 "setenv bootargs root=/dev/$jffs2nor rw "       \
 648 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 649 "bootm $norbootaddr - $norfdtaddr"
 650
 651 #endif /* __CONFIG_H */