Merge git://www.denx.de/git/u-boot into 2007_05_15-testing
[platform/kernel/u-boot.git] / include / configs / o2dnt.h
1 /*
2  * (C) Copyright 2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 #ifndef __CONFIG_H
25 #define __CONFIG_H
26
27 /*
28  * High Level Configuration Options
29  * (easy to change)
30  */
31 #define CONFIG_MPC5xxx          1       /* This is an MPC5xxx CPU */
32 #define CONFIG_MPC5200
33 #define CONFIG_O2DNT            1       /* ... on O2DNT board */
34
35 #define CFG_MPC5XXX_CLKIN       33000000 /* ... running at 33.000000MHz */
36
37 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH  */
38 #define BOOTFLAG_WARM           0x02    /* Software reboot           */
39
40 #define CFG_CACHELINE_SIZE      32      /* For MPC5xxx CPUs */
41 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
42 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
43 #endif
44
45 /*
46  * Serial console configuration
47  */
48 #define CONFIG_PSC_CONSOLE      5       /* console is on PSC5 */
49 #define CONFIG_BAUDRATE         115200  /* ... at 115200 bps */
50 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
51
52 /*
53  * PCI Mapping:
54  * 0x40000000 - 0x4fffffff - PCI Memory
55  * 0x50000000 - 0x50ffffff - PCI IO Space
56  */
57 #define CONFIG_PCI              1
58 #define CONFIG_PCI_PNP          1
59 /* #define CONFIG_PCI_SCAN_SHOW 1 */
60
61 #define CONFIG_PCI_MEM_BUS      0x40000000
62 #define CONFIG_PCI_MEM_PHYS     CONFIG_PCI_MEM_BUS
63 #define CONFIG_PCI_MEM_SIZE     0x10000000
64
65 #define CONFIG_PCI_IO_BUS       0x50000000
66 #define CONFIG_PCI_IO_PHYS      CONFIG_PCI_IO_BUS
67 #define CONFIG_PCI_IO_SIZE      0x01000000
68
69 #define CFG_XLB_PIPELINING      1
70
71 #define CONFIG_NET_MULTI        1
72 #define CONFIG_EEPRO100
73 #define CFG_RX_ETH_BUFFER       8  /* use 8 rx buffer on eepro100  */
74 #define CONFIG_NS8382X          1
75
76 #define ADD_PCI_CMD             CFG_CMD_PCI
77
78 /* Partitions */
79 #define CONFIG_MAC_PARTITION
80 #define CONFIG_DOS_PARTITION
81 #define CONFIG_ISO_PARTITION
82
83 #define CONFIG_TIMESTAMP        /* Print image info with timestamp */
84
85 /*
86  * Supported commands
87  */
88 #define CONFIG_COMMANDS         (CONFIG_CMD_DFL | \
89                                 CFG_CMD_EEPROM  | \
90                                 CFG_CMD_FAT     | \
91                                 CFG_CMD_I2C     | \
92                                 CFG_CMD_NFS     | \
93                                 CFG_CMD_MII     | \
94                                 CFG_CMD_PING    | \
95                                 ADD_PCI_CMD     )
96
97 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
98 #include <cmd_confdefs.h>
99
100 #if (TEXT_BASE == 0xFF000000)           /* Boot low with 16 MB Flash */
101 #   define CFG_LOWBOOT          1
102 #else
103 #   error "TEXT_BASE must be 0xFF000000"
104 #endif
105
106 /*
107  * Autobooting
108  */
109 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
110
111 #define CONFIG_PREBOOT  "echo;" \
112         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
113         "echo"
114
115 #undef  CONFIG_BOOTARGS
116
117 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
118         "netdev=eth0\0"                                                 \
119         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
120                 "nfsroot=${serverip}:${rootpath}\0"                     \
121         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
122         "addip=setenv bootargs ${bootargs} "                            \
123                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
124                 ":${hostname}:${netdev}:off panic=1\0"                  \
125         "flash_nfs=run nfsargs addip;"                                  \
126                 "bootm ${kernel_addr}\0"                                \
127         "flash_self=run ramargs addip;"                                 \
128                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
129         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
130         "rootpath=/opt/eldk/ppc_82xx\0"                                 \
131         "bootfile=/tftpboot/MPC5200/uImage\0"                           \
132         ""
133
134 #define CONFIG_BOOTCOMMAND      "run flash_self"
135
136 #if defined(CONFIG_MPC5200)
137 /*
138  * IPB Bus clocking configuration.
139  */
140 #define CFG_IPBCLK_EQUALS_XLBCLK                /* define for 133MHz speed */
141
142 #if defined(CFG_IPBCLK_EQUALS_XLBCLK)
143 /*
144  * PCI Bus clocking configuration
145  *
146  * Actually a PCI Clock of 66 MHz is only set (in cpu_init.c) if
147  * CFG_IPBCLK_EQUALS_XLBCLK is defined. This is because a PCI Clock
148  *  of 66 MHz yet hasn't been tested with a IPB Bus Clock of 66 MHz.
149  */
150 #define CFG_PCICLK_EQUALS_IPBCLK_DIV2   /* define for 66MHz speed */
151 #endif
152 #endif
153
154 /*
155  * I2C configuration
156  */
157 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
158 #define CFG_I2C_MODULE          1       /* Select I2C module #1 or #2 */
159
160 #define CFG_I2C_SPEED           100000 /* 100 kHz */
161 #define CFG_I2C_SLAVE           0x7F
162
163 /*
164  * EEPROM configuration:
165  *
166  * O2DNT board is equiped with Ramtron FRAM device FM24CL16
167  * 16 Kib Ferroelectric Nonvolatile serial RAM memory
168  * organized as 2048 x 8 bits and addressable as eight I2C devices
169  * 0x50 ... 0x57 each 256 bytes in size
170  *
171  */
172 #define CFG_I2C_FRAM
173 #define CFG_I2C_EEPROM_ADDR             0x50    /* 1010000x */
174 #define CFG_I2C_EEPROM_ADDR_LEN         1
175 #define CFG_EEPROM_PAGE_WRITE_BITS      3
176 /*
177  * There is no write delay with FRAM, write operations are performed at bus
178  * speed. Thus, no status polling or write delay is needed.
179  */
180 /*#define CFG_EEPROM_PAGE_WRITE_DELAY_MS        70*/
181
182
183 /*
184  * Flash configuration
185  */
186 #define CFG_FLASH_BASE          0xFF000000
187 #define CFG_FLASH_SIZE          0x01000000
188 #define CFG_ENV_ADDR            (CFG_FLASH_BASE + 0x00040000)
189
190 #define CFG_MAX_FLASH_BANKS     1       /* max num of memory banks      */
191 #define CFG_MAX_FLASH_SECT      128     /* max num of sects on one chip */
192
193 #define CFG_FLASH_ERASE_TOUT    240000  /* Flash Erase Timeout (in ms)  */
194 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
195 #define CFG_FLASH_UNLOCK_TOUT   10000   /* Timeout for Flash Clear Lock Bits (in ms) */
196 #define CFG_FLASH_PROTECTION            /* "Real" (hardware) sectors protection */
197
198 /*
199  * Environment settings
200  */
201 #define CFG_ENV_IS_IN_FLASH     1
202 #define CFG_ENV_SIZE            0x20000
203 #define CFG_ENV_SECT_SIZE       0x20000
204 #define CONFIG_ENV_OVERWRITE    1
205
206 /*
207  * Memory map
208  */
209 #define CFG_MBAR                0xF0000000
210 #define CFG_SDRAM_BASE          0x00000000
211 #define CFG_DEFAULT_MBAR        0x80000000
212
213 /* Use SRAM until RAM will be available */
214 #define CFG_INIT_RAM_ADDR       MPC5XXX_SRAM
215 #define CFG_INIT_RAM_END        MPC5XXX_SRAM_SIZE       /* End of used area in DPRAM */
216
217
218 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
219 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
220 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
221
222 #define CFG_MONITOR_BASE        TEXT_BASE
223 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
224 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
225 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
226
227 /*
228  * Ethernet configuration
229  */
230 #define CONFIG_MPC5xxx_FEC      1
231 /*
232  * Define CONFIG_FEC_10MBIT to force FEC at 10Mb
233  */
234 /* #define CONFIG_FEC_10MBIT 1 */
235 #define CONFIG_PHY_ADDR         0x00
236
237 /*
238  * GPIO configuration
239  */
240 /*#define CFG_GPS_PORT_CONFIG   0x10002004 */
241 #define CFG_GPS_PORT_CONFIG     0x00002006      /* no CAN */
242
243 /*
244  * Miscellaneous configurable options
245  */
246 #define CFG_LONGHELP                    /* undef to save memory     */
247 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt   */
248
249 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
250 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size  */
251 #else
252 #define CFG_CBSIZE              256     /* Console I/O Buffer Size  */
253 #endif
254 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size */
255 #define CFG_MAXARGS             16              /* max number of command args   */
256 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
257
258 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
259 #define CFG_MEMTEST_END         0x00f00000      /* 1 ... 15 MB in DRAM  */
260
261 #define CFG_LOAD_ADDR           0x100000        /* default load address */
262
263 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
264
265 /*
266  * Various low-level settings
267  */
268 #if defined(CONFIG_MPC5200)
269 #define CFG_HID0_INIT           HID0_ICE | HID0_ICFI
270 #define CFG_HID0_FINAL          HID0_ICE
271 #else
272 #define CFG_HID0_INIT           0
273 #define CFG_HID0_FINAL          0
274 #endif
275
276 #define CFG_BOOTCS_START        CFG_FLASH_BASE
277 #define CFG_BOOTCS_SIZE         CFG_FLASH_SIZE
278
279 #ifdef CFG_PCICLK_EQUALS_IPBCLK_DIV2
280 /*
281  * For 66 MHz PCI clock additional Wait State is needed for CS0 (flash).
282  */
283 #define CFG_BOOTCS_CFG          0x00057801 /* for pci_clk = 66 MHz */
284 #else
285 #define CFG_BOOTCS_CFG          0x00047801 /* for pci_clk = 33 MHz */
286 #endif
287
288 #define CFG_CS0_START           CFG_FLASH_BASE
289 #define CFG_CS0_SIZE            CFG_FLASH_SIZE
290
291 #define CFG_CS_BURST            0x00000000
292 #define CFG_CS_DEADCYCLE        0x33333333
293
294 #define CFG_RESET_ADDRESS       0xff000000
295
296 #endif /* __CONFIG_H */