Merge branch 'u-boot-tegra/master' into 'u-boot-arm/master'
[platform/kernel/u-boot.git] / include / configs / neo.h
1 /*
2  * (C) Copyright 2007-2008
3  * Dirk Eibach,  Guntermann & Drunck GmbH, eibach@gdsys.de
4  *
5  * SPDX-License-Identifier:     GPL-2.0+ 
6  */
7
8 #ifndef __CONFIG_H
9 #define __CONFIG_H
10
11
12 #define CONFIG_405EP            1       /* this is a PPC405 CPU */
13 #define CONFIG_4xx              1       /*  member of PPC4xx family */
14 #define CONFIG_NEO              1       /*  on a Neo board */
15
16 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
17
18 /*
19  * Include common defines/options for all AMCC eval boards
20  */
21 #define CONFIG_HOSTNAME         neo
22 #define CONFIG_IDENT_STRING     " neo 0.02"
23 #include "amcc-common.h"
24
25 #define CONFIG_BOARD_EARLY_INIT_F
26 #define CONFIG_BOARD_EARLY_INIT_R
27 #define CONFIG_MISC_INIT_R
28 #define CONFIG_LAST_STAGE_INIT
29
30 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
31
32 /*
33  * Configure PLL
34  */
35 #define PLLMR0_DEFAULT PLLMR0_266_133_66_33
36 #define PLLMR1_DEFAULT PLLMR1_266_133_66_33
37
38 /* new uImage format support */
39 #define CONFIG_FIT
40 #define CONFIG_FIT_VERBOSE      /* enable fit_format_{error,warning}() */
41
42 #define CONFIG_ENV_IS_IN_FLASH  /* use FLASH for environment vars */
43
44 /*
45  * Default environment variables
46  */
47 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
48         CONFIG_AMCC_DEF_ENV                                             \
49         CONFIG_AMCC_DEF_ENV_POWERPC                                     \
50         CONFIG_AMCC_DEF_ENV_NOR_UPD                                     \
51         "kernel_addr=fc000000\0"                                        \
52         "fdt_addr=fc1e0000\0"                                           \
53         "ramdisk_addr=fc200000\0"                                       \
54         ""
55
56 #define CONFIG_PHY_ADDR         4       /* PHY address                  */
57 #define CONFIG_HAS_ETH0
58 #define CONFIG_HAS_ETH1
59 #define CONFIG_PHY1_ADDR        0xc     /* EMAC1 PHY address            */
60 #define CONFIG_PHY_CLK_FREQ    EMAC_STACR_CLK_66MHZ
61
62 /*
63  * Commands additional to the ones defined in amcc-common.h
64  */
65 #define CONFIG_CMD_CACHE
66 #define CONFIG_CMD_DATE
67 #define CONFIG_CMD_DTT
68 #undef CONFIG_CMD_EEPROM
69
70 /*
71  * SDRAM configuration (please see cpu/ppc/sdram.[ch])
72  */
73 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0 */
74
75 /* SDRAM timings used in datasheet */
76 #define CONFIG_SYS_SDRAM_CL            3        /* CAS latency */
77 #define CONFIG_SYS_SDRAM_tRP           20       /* PRECHARGE command period */
78 #define CONFIG_SYS_SDRAM_tRC           66       /* ACTIVE-to-ACTIVE command period */
79 #define CONFIG_SYS_SDRAM_tRCD          20       /* ACTIVE-to-READ delay */
80 #define CONFIG_SYS_SDRAM_tRFC           66      /* Auto refresh period */
81
82 /*
83  * If CONFIG_SYS_EXT_SERIAL_CLOCK, then the UART divisor is 1.
84  * If CONFIG_SYS_405_UART_ERRATA_59, then UART divisor is 31.
85  * Otherwise, UART divisor is determined by CPU Clock and CONFIG_SYS_BASE_BAUD value.
86  * The Linux BASE_BAUD define should match this configuration.
87  *    baseBaud = cpuClock/(uartDivisor*16)
88  * If CONFIG_SYS_405_UART_ERRATA_59 and 200MHz CPU clock,
89  * set Linux BASE_BAUD to 403200.
90  */
91 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
92 #define CONFIG_SYS_NS16550
93 #define CONFIG_SYS_NS16550_SERIAL
94 #define CONFIG_SYS_NS16550_REG_SIZE     1
95 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
96
97 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK           /* external serial clock */
98 #undef  CONFIG_SYS_405_UART_ERRATA_59         /* 405GP/CR Rev. D silicon */
99 #define CONFIG_SYS_BASE_BAUD            691200
100
101 /*
102  * I2C stuff
103  */
104 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           100000
105
106 /* RTC */
107 #define CONFIG_RTC_DS1337
108 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
109
110 /* Temp sensor/hwmon/dtt */
111 #define CONFIG_DTT_LM63         1       /* National LM63        */
112 #define CONFIG_DTT_SENSORS      { 0 }   /* Sensor addresses     */
113 #define CONFIG_DTT_PWM_LOOKUPTABLE      \
114                 { { 40, 10 }, { 50, 20 }, { 60, 40 } }
115 #define CONFIG_DTT_TACH_LIMIT   0xa10
116
117 /*
118  * FLASH organization
119  */
120 #define CONFIG_SYS_FLASH_CFI                            /* The flash is CFI compatible  */
121 #define CONFIG_FLASH_CFI_DRIVER                 /* Use common CFI driver        */
122
123 #define CONFIG_SYS_FLASH_BASE           0xFC000000
124 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE }
125
126 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
127 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* max number of sectors on one chip    */
128
129 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
130 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
131
132 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1     /* use buffered writes (20x faster)     */
133
134 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
135 #define CONFIG_SYS_FLASH_QUIET_TEST     1       /* don't warn upon unknown flash        */
136
137 #ifdef CONFIG_ENV_IS_IN_FLASH
138 #define CONFIG_ENV_SECT_SIZE    0x20000 /* size of one complete sector          */
139 #define CONFIG_ENV_ADDR         0xFFF00000
140 #define CONFIG_ENV_SIZE         0x20000 /* Total Size of Environment Sector */
141
142 /* Address and size of Redundant Environment Sector     */
143 #define CONFIG_ENV_ADDR_REDUND  0xFFF20000
144 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
145 #endif
146
147 /*
148  * PPC405 GPIO Configuration
149  */
150 #define CONFIG_SYS_4xx_GPIO_TABLE { \
151 { \
152 /* GPIO Core 0 */ \
153 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO0   PerBLast   */ \
154 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO1   TS1E       */ \
155 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO2   TS2E       */ \
156 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO3   TS1O       */ \
157 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO4   TS2O       */ \
158 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_1      }, /* GPIO5   TS3        */ \
159 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO6   TS4        */ \
160 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO7   TS5        */ \
161 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO8   TS6        */ \
162 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO9   TrcClk     */ \
163 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO10  PerCS1     */ \
164 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO11  PerCS2     */ \
165 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO12  PerCS3     */ \
166 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO13  PerCS4     */ \
167 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO14  PerAddr03  */ \
168 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO15  PerAddr04  */ \
169 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO16  PerAddr05  */ \
170 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO17  IRQ0       */ \
171 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO18  IRQ1       */ \
172 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO19  IRQ2       */ \
173 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO20  IRQ3       */ \
174 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO21  IRQ4       */ \
175 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO22  IRQ5       */ \
176 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO23  IRQ6       */ \
177 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO24  UART0_DCD  */ \
178 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO25  UART0_DSR  */ \
179 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO26  UART0_RI   */ \
180 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO27  UART0_DTR  */ \
181 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO28  UART1_Rx   */ \
182 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO29  UART1_Tx   */ \
183 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO30  RejectPkt0 */ \
184 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO31  RejectPkt1 */ \
185 } \
186 }
187
188 /*
189  * Definitions for initial stack pointer and data area (in data cache)
190  */
191 /* use on chip memory (OCM) for temperary stack until sdram is tested */
192 #define CONFIG_SYS_TEMP_STACK_OCM        1
193
194 /* On Chip Memory location */
195 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
196 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
197 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
198 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
199
200 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
201 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
202
203 /*
204  * External Bus Controller (EBC) Setup
205  */
206
207 /* Memory Bank 0 (NOR-FLASH) initialization                    */
208 #define CONFIG_SYS_EBC_PB0AP            0x92015480
209 #define CONFIG_SYS_EBC_PB0CR            0xFC0DA000  /* BAS=0xFC0,BS=64MB,BU=R/W,BW=16bit */
210
211 /* Memory Bank 1 (NVRAM) initialization                                        */
212 #define CONFIG_SYS_EBC_PB1AP            0x92015480
213 #define CONFIG_SYS_EBC_PB1CR            0xFB85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
214
215 /* Memory Bank 2 (FPGA) initialization                 */
216 #define CONFIG_SYS_FPGA0_BASE           0x7f100000
217 #define CONFIG_SYS_EBC_PB2AP            0x92015480
218 #define CONFIG_SYS_EBC_PB2CR            0x7f11a000  /* BAS=0x7f1,BS=1MB,BU=R/W,BW=16bit */
219
220 #define CONFIG_SYS_FPGA_BASE(k)         CONFIG_SYS_FPGA0_BASE
221
222 #define CONFIG_SYS_FPGA_COUNT           1
223
224 #define CONFIG_SYS_FPGA_PTR \
225         { (struct ihs_fpga *)CONFIG_SYS_FPGA0_BASE }
226
227 #define CONFIG_SYS_FPGA_COMMON
228
229 /* Memory Bank 3 (Latches) initialization                      */
230 #define CONFIG_SYS_LATCH_BASE           0x7f200000
231 #define CONFIG_SYS_EBC_PB3AP            0x92015480
232 #define CONFIG_SYS_EBC_PB3CR            0x7f21a000  /* BAS=0x7f2,BS=1MB,BU=R/W,BW=16bit */
233
234 #define CONFIG_SYS_LATCH0_RESET         0xffff
235 #define CONFIG_SYS_LATCH0_BOOT          0xffff
236 #define CONFIG_SYS_LATCH1_RESET         0xffbf
237 #define CONFIG_SYS_LATCH1_BOOT          0xffff
238
239 #endif  /* __CONFIG_H */