Fix defaultconfig for the mgcoge board.
[platform/kernel/u-boot.git] / include / configs / mgcoge.h
1 /*
2  * (C) Copyright 2007
3  * Heiko Schocher, DENX Software Engineering, hs@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 #ifndef __CONFIG_H
25 #define __CONFIG_H
26
27 /*
28  * High Level Configuration Options
29  * (easy to change)
30  */
31
32 #define CONFIG_MPC8247          1
33 #define CONFIG_MPC8272_FAMILY   1
34 #define CONFIG_MGCOGE           1
35
36 #define CONFIG_CPM2             1       /* Has a CPM2 */
37
38 #undef DEBUG
39
40 /*
41  * Select serial console configuration
42  *
43  * If either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
44  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
45  * for SCC).
46  */
47 #define CONFIG_CONS_ON_SMC              /* Console is on SMC         */
48 #undef  CONFIG_CONS_ON_SCC              /* It's not on SCC           */
49 #undef  CONFIG_CONS_NONE                /* It's not on external UART */
50 #define CONFIG_CONS_INDEX       2       /* SMC2 is used for console  */
51
52 /*
53  * Select ethernet configuration
54  *
55  * If either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected,
56  * then CONFIG_ETHER_INDEX must be set to the channel number (1-4 for
57  * SCC, 1-3 for FCC)
58  *
59  * If CONFIG_ETHER_NONE is defined, then either the ethernet routines
60  * must be defined elsewhere (as for the console), or CONFIG_CMD_NET
61  * must be unset.
62  */
63 #define CONFIG_ETHER_ON_SCC             /* Ethernet is on SCC */
64 #undef  CONFIG_ETHER_ON_FCC             /* Ethernet is not on FCC     */
65 #undef  CONFIG_ETHER_NONE               /* No external Ethernet   */
66
67 #define CONFIG_ETHER_INDEX      4
68 #define CFG_SCC_TOUT_LOOP       10000000
69
70 # define CFG_CMXSCR_VALUE       (CMXSCR_RS4CS_CLK7 | CMXSCR_TS4CS_CLK8)
71
72 #ifndef CONFIG_8260_CLKIN
73 #define CONFIG_8260_CLKIN       66000000        /* in Hz */
74 #endif
75
76 #define CONFIG_BAUDRATE         115200
77
78 /*
79  * Command line configuration.
80  */
81 #include <config_cmd_default.h>
82
83 #define CONFIG_CMD_ECHO
84 #define CONFIG_CMD_IMMAP
85 #define CONFIG_CMD_MII
86 #define CONFIG_CMD_PING
87
88 /*
89  * Default environment settings
90  */
91 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
92         "netdev=eth0\0"                                                 \
93         "u-boot_addr=100000\0"                                          \
94         "kernel_addr=200000\0"                                          \
95         "fdt_addr=400000\0"                                             \
96         "rootpath=/opt/eldk-4.2/ppc_82xx\0"                             \
97         "u-boot=/tftpboot/mgcoge/u-boot.bin\0"                          \
98         "bootfile=/tftpboot/mgcoge/uImage\0"                            \
99         "fdt_file=/tftpboot/mgcoge/mgcoge.dtb\0"                        \
100         "load=tftp ${u-boot_addr} ${u-boot}\0"                          \
101         "update=prot off fe000000 fe03ffff; era fe000000 fe03ffff; "    \
102                 "cp.b ${u-boot_addr} fe000000 ${filesize};"             \
103                 "prot on fe000000 fe03ffff\0"                           \
104         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
105         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
106                 "nfsroot=${serverip}:${rootpath}\0"                     \
107         "addcon=setenv bootargs ${bootargs} console=ttyCPM0,,${baudrate}\0"     \
108         "addmtd=setenv bootargs ${bootargs} ${mtdparts}\0"              \
109         "addip=setenv bootargs ${bootargs} "                            \
110                 "ip=${ipaddr}:${serverip}:${gatewayip}:"                \
111                 "${netmask}:${hostname}:${netdev}:off panic=1 "         \
112                 "console=${console}\0"                                  \
113         "net_nfs=tftp ${kernel_addr} ${bootfile}; "                     \
114                 "tftp ${fdt_addr} ${fdt_file}; run nfsargs addip addcon;"\
115                 "bootm ${kernel_addr} - ${fdt_addr}\0"                  \
116         "net_self=tftp ${kernel_addr} ${bootfile}; "                    \
117                 "tftp ${fdt_addr} ${fdt_file}; "                        \
118                 "tftp ${ramdisk_addr} ${ramdisk_file}; "                \
119                 "run ramargs addip; "                                   \
120                 "bootm ${kernel_addr} ${ramdisk_addr} ${fdt_addr}\0"    \
121         ""
122 #define CONFIG_BOOTCOMMAND      "run net_nfs"
123 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
124
125 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
126
127 /*
128  * Miscellaneous configurable options
129  */
130 #define CFG_HUSH_PARSER
131 #define CFG_PROMPT_HUSH_PS2     "> "
132 #define CFG_LONGHELP                    /* undef to save memory     */
133 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt   */
134 #if defined(CONFIG_CMD_KGDB)
135 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size  */
136 #else
137 #define CFG_CBSIZE              256     /* Console I/O Buffer Size  */
138 #endif
139 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size  */
140 #define CFG_MAXARGS             16              /* max number of command args */
141 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size  */
142
143 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
144 #define CFG_MEMTEST_END         0x00f00000      /* 1 ... 15 MB in DRAM  */
145
146 #define CFG_LOAD_ADDR           0x100000        /* default load address */
147
148 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
149
150 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
151
152 #define CFG_SDRAM_BASE          0x00000000
153 #define CFG_FLASH_BASE          0xFE000000
154 #define CFG_FLASH_SIZE          32
155 #define CFG_FLASH_CFI
156 #define CFG_FLASH_CFI_DRIVER
157 #define CFG_MAX_FLASH_BANKS     1       /* max num of flash banks       */
158 #define CFG_MAX_FLASH_SECT      256     /* max num of sects on one chip */
159
160 #define CFG_MONITOR_BASE        TEXT_BASE
161 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
162 #define CFG_RAMBOOT
163 #endif
164
165 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256KB for Monitor */
166
167 #define CFG_ENV_IS_IN_FLASH
168
169 #ifdef CFG_ENV_IS_IN_FLASH
170 #define CFG_ENV_SECT_SIZE       0x20000
171 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE + CFG_MONITOR_LEN)
172 #endif /* CFG_ENV_IS_IN_FLASH */
173
174 #define CFG_IMMR                0xF0000000
175
176 #define CFG_INIT_RAM_ADDR       CFG_IMMR
177 #define CFG_INIT_RAM_END        0x2000  /* End of used area in DPRAM    */
178 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
179 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
180 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
181
182 /* Hard reset configuration word */
183 #define CFG_HRCW_MASTER         0x0604b211
184
185 /* No slaves */
186 #define CFG_HRCW_SLAVE1         0
187 #define CFG_HRCW_SLAVE2         0
188 #define CFG_HRCW_SLAVE3         0
189 #define CFG_HRCW_SLAVE4         0
190 #define CFG_HRCW_SLAVE5         0
191 #define CFG_HRCW_SLAVE6         0
192 #define CFG_HRCW_SLAVE7         0
193
194 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH */
195 #define BOOTFLAG_WARM           0x02    /* Software reboot                  */
196
197 #define CFG_MALLOC_LEN          (4096 << 10)    /* Reserve 4 MB for malloc()    */
198 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
199
200 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPUs */
201 #if defined(CONFIG_CMD_KGDB)
202 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
203 #endif
204
205 #define CFG_HID0_INIT           0
206 #define CFG_HID0_FINAL          (HID0_ICE | HID0_IFEM | HID0_ABE)
207
208 #define CFG_HID2                0
209
210 #define CFG_SIUMCR              0x4020c200
211 #define CFG_SYPCR               0xFFFFFFC3
212 #define CFG_BCR                 0x10000000
213 #define CFG_SCCR                (SCCR_PCI_MODE | SCCR_PCI_MODCK)
214
215 /*-----------------------------------------------------------------------
216  * RMR - Reset Mode Register                                     5-5
217  *-----------------------------------------------------------------------
218  * turn on Checkstop Reset Enable
219  */
220 #define CFG_RMR         0
221
222 /*-----------------------------------------------------------------------
223  * TMCNTSC - Time Counter Status and Control                     4-40
224  *-----------------------------------------------------------------------
225  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
226  * and enable Time Counter
227  */
228 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
229
230 /*-----------------------------------------------------------------------
231  * PISCR - Periodic Interrupt Status and Control                 4-42
232  *-----------------------------------------------------------------------
233  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
234  * Periodic timer
235  */
236 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
237
238 /*-----------------------------------------------------------------------
239  * RCCR - RISC Controller Configuration                         13-7
240  *-----------------------------------------------------------------------
241  */
242 #define CFG_RCCR        0
243
244 /*
245  * Init Memory Controller:
246  *
247  * Bank Bus     Machine PortSz  Device
248  * ---- ---     ------- ------  ------
249  *  0   60x     GPCM     8 bit  FLASH
250  *  1   60x     SDRAM   32 bit  SDRAM
251  *
252  */
253 /* Bank 0 - FLASH
254  */
255 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE & BRx_BA_MSK)  |\
256                          BRx_PS_8                       |\
257                          BRx_MS_GPCM_P                  |\
258                          BRx_V)
259
260 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH_SIZE)      |\
261                          ORxG_CSNT                      |\
262                          ORxG_ACS_DIV2                  |\
263                          ORxG_SCY_5_CLK                 |\
264                          ORxG_TRLX )
265
266
267 /* Bank 1 - 60x bus SDRAM
268  */
269 #define SDRAM_MAX_SIZE  0x08000000      /* max. 128 MB          */
270 #define CFG_GLOBAL_SDRAM_LIMIT  (256 << 20)     /* less than 256 MB */
271
272 #define CFG_MPTPR       0x1800
273
274 /*-----------------------------------------------------------------------------
275  * Address for Mode Register Set (MRS) command
276  *-----------------------------------------------------------------------------
277  */
278 #define CFG_MRS_OFFS    0x00000110
279 #define CFG_PSRT        0x0e
280
281 #define CFG_BR1_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK)  |\
282                          BRx_PS_64                      |\
283                          BRx_MS_SDRAM_P                 |\
284                          BRx_V)
285
286 #define CFG_OR1_PRELIM  CFG_OR1
287
288 /* SDRAM initialization values
289 */
290
291 #define CFG_OR1    ((~(CFG_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
292                          ORxS_BPD_8                     |\
293                          ORxS_ROWST_PBI0_A7             |\
294                          ORxS_NUMR_13)
295
296 #define CFG_PSDMR  (PSDMR_SDAM_A14_IS_A5 |\
297                          PSDMR_BSMA_A14_A16           |\
298                          PSDMR_SDA10_PBI0_A9            |\
299                          PSDMR_RFRC_5_CLK               |\
300                          PSDMR_PRETOACT_2W              |\
301                          PSDMR_ACTTORW_2W               |\
302                          PSDMR_LDOTOPRE_1C              |\
303                          PSDMR_WRC_1C                   |\
304                          PSDMR_CL_2)
305
306 #define CFG_RESET_ADDRESS 0xFDFFFFFC    /* "bad" address                */
307
308 /* pass open firmware flat tree */
309 #define CONFIG_OF_LIBFDT        1
310 #define CONFIG_OF_BOARD_SETUP   1
311
312 #define OF_CPU                  "PowerPC,8247@0"
313 #define OF_SOC                  "soc@f0000000"
314 #define OF_TBCLK                (bd->bi_busfreq / 4)
315 #define OF_STDOUT_PATH          "/soc/cpm/serial@11a90"
316
317 #endif /* __CONFIG_H */