include/configs/maxbcm.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2014 Stefan Roese <sr@denx.de>
   4  */
   5
   6 #ifndef _CONFIG_DB_MV7846MP_GP_H
   7 #define _CONFIG_DB_MV7846MP_GP_H
   8
   9 /*
  10  * High Level Configuration Options (easy to change)
  11  */
  12
  13 /*
  14  * TEXT_BASE needs to be below 16MiB, since this area is scrubbed
  15  * for DDR ECC byte filling in the SPL before loading the main
  16  * U-Boot into it.
  17  */
  18
  19 /* I2C */
  20 #define CONFIG_SYS_I2C_LEGACY
  21 #define CONFIG_SYS_I2C_MVTWSI
  22 #define CONFIG_I2C_MVTWSI_BASE0         MVEBU_TWSI_BASE
  23 #define CONFIG_SYS_I2C_SLAVE            0x0
  24 #define CONFIG_SYS_I2C_SPEED            100000
  25
  26 /* SPI NOR flash default params, used by sf commands */
  27
  28 /* Environment in SPI NOR flash */
  29
  30 #define PHY_ANEG_TIMEOUT        8000    /* PHY needs a longer aneg time */
  31
  32 /*
  33  * mv-common.h should be defined after CMD configs since it used them
  34  * to enable certain macros
  35  */
  36 #include "mv-common.h"
  37
  38 /*
  39  * Memory layout while starting into the bin_hdr via the
  40  * BootROM:
  41  *
  42  * 0x4000.4000 - 0x4003.4000    headers space (192KiB)
  43  * 0x4000.4030                  bin_hdr start address
  44  * 0x4003.4000 - 0x4004.7c00    BootROM memory allocations (15KiB)
  45  * 0x4007.fffc                  BootROM stack top
  46  *
  47  * The address space between 0x4007.fffc and 0x400f.fff is not locked in
  48  * L2 cache thus cannot be used.
  49  */
  50
  51 /* SPL */
  52 /* Defines for SPL */
  53 #define CONFIG_SPL_MAX_SIZE             ((128 << 10) - 0x4030)
  54
  55 #define CONFIG_SPL_BSS_START_ADDR       (0x40000000 + (128 << 10))
  56 #define CONFIG_SPL_BSS_MAX_SIZE         (16 << 10)
  57
  58 #ifdef CONFIG_SPL_BUILD
  59 #define CONFIG_SYS_MALLOC_SIMPLE
  60 #endif
  61
  62 #define CONFIG_SPL_STACK                (0x40000000 + ((192 - 16) << 10))
  63 #define CONFIG_SPL_BOOTROM_SAVE         (CONFIG_SPL_STACK + 4)
  64
  65 /* SPL related SPI defines */
  66
  67 /* Enable DDR support in SPL (DDR3 training from Marvell bin_hdr) */
  68 #define CONFIG_DDR_FIXED_SIZE           (1 << 20)       /* 1GiB */
  69 #define CONFIG_BOARD_ECC_SUPPORT        /* this board supports ECC */
  70
  71 #endif /* _CONFIG_DB_MV7846MP_GP_H */