include/configs/lwmon5.h

   1 /*
   2  * (C) Copyright 2007
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * lwmon5.h - configuration for lwmon5 board
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 #define CONFIG_LWMON5           1               /* Board is lwmon5      */
  31 #define CONFIG_440EPX           1               /* Specific PPC440EPx   */
  32 #define CONFIG_440              1               /* ... PPC440 family    */
  33 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  34 #define CONFIG_SYS_CLK_FREQ     33300000        /* external freq to pll */
  35
  36 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  37 #define CONFIG_BOARD_POSTCLK_INIT 1     /* Call board_postclk_init      */
  38 #define CONFIG_MISC_INIT_R      1       /* Call misc_init_r             */
  39 #define CONFIG_ADD_RAM_INFO     1       /* Print additional info        */
  40
  41 /*-----------------------------------------------------------------------
  42  * Base addresses -- Note these are effective addresses where the
  43  * actual resources get mapped (not physical addresses)
  44  *----------------------------------------------------------------------*/
  45 #define CFG_MONITOR_LEN         (512 * 1024)    /* Reserve 512 kB for Monitor   */
  46 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()  */
  47
  48 #define CFG_BOOT_BASE_ADDR      0xf0000000
  49 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0          */
  50 #define CFG_FLASH_BASE          0xf8000000      /* start of FLASH       */
  51 #define CFG_MONITOR_BASE        TEXT_BASE
  52 #define CFG_LIME_BASE_0         0xc0000000
  53 #define CFG_LIME_BASE_1         0xc1000000
  54 #define CFG_LIME_BASE_2         0xc2000000
  55 #define CFG_LIME_BASE_3         0xc3000000
  56 #define CFG_FPGA_BASE_0         0xc4000000
  57 #define CFG_FPGA_BASE_1         0xc4200000
  58 #define CFG_OCM_BASE            0xe0010000      /* ocm                  */
  59 #define CFG_PCI_BASE            0xe0000000      /* Internal PCI regs    */
  60 #define CFG_PCI_MEMBASE         0x80000000      /* mapped pci memory    */
  61 #define CFG_PCI_MEMBASE1        CFG_PCI_MEMBASE  + 0x10000000
  62 #define CFG_PCI_MEMBASE2        CFG_PCI_MEMBASE1 + 0x10000000
  63 #define CFG_PCI_MEMBASE3        CFG_PCI_MEMBASE2 + 0x10000000
  64
  65 /* Don't change either of these */
  66 #define CFG_PERIPHERAL_BASE     0xef600000      /* internal peripherals */
  67
  68 #define CFG_USB2D0_BASE         0xe0000100
  69 #define CFG_USB_DEVICE          0xe0000000
  70 #define CFG_USB_HOST            0xe0000400
  71
  72 /*-----------------------------------------------------------------------
  73  * Initial RAM & stack pointer
  74  *----------------------------------------------------------------------*/
  75 /* 440EPx/440GRx have 16KB of internal SRAM, so no need for D-Cache     */
  76 #define CFG_INIT_RAM_OCM        1               /* OCM as init ram      */
  77 #define CFG_INIT_RAM_ADDR       CFG_OCM_BASE    /* OCM                  */
  78 #define CFG_OCM_DATA_ADDR       CFG_OCM_BASE
  79
  80 #define CFG_INIT_RAM_END        (4 << 10)
  81 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  82 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  83 #define CFG_POST_WORD_ADDR      (CFG_GBL_DATA_OFFSET - 0x4)
  84 #define CFG_INIT_SP_OFFSET      CFG_POST_WORD_ADDR
  85
  86 /*-----------------------------------------------------------------------
  87  * Serial Port
  88  *----------------------------------------------------------------------*/
  89 #undef CFG_EXT_SERIAL_CLOCK             /* no external clock provided   */
  90 #define CONFIG_BAUDRATE         115200
  91 #define CONFIG_SERIAL_MULTI     1
  92 /* define this if you want console on UART1 */
  93 #define CONFIG_UART1_CONSOLE    1       /* use UART1 as console         */
  94
  95 #define CFG_BAUDRATE_TABLE                                              \
  96         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
  97
  98 /*-----------------------------------------------------------------------
  99  * Environment
 100  *----------------------------------------------------------------------*/
 101 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars       */
 102
 103 /*-----------------------------------------------------------------------
 104  * FLASH related
 105  *----------------------------------------------------------------------*/
 106 #define CFG_FLASH_CFI                           /* The flash is CFI compatible  */
 107 #define CFG_FLASH_CFI_DRIVER                    /* Use common CFI driver        */
 108
 109 #define CFG_FLASH0              0xFC000000
 110 #define CFG_FLASH1              0xF8000000
 111 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH1, CFG_FLASH0 }
 112
 113 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 114 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 115
 116 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 117 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 118
 119 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 120 #define CFG_FLASH_PROTECTION    1       /* use hardware flash protection        */
 121
 122 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 123 #define CFG_FLASH_QUIET_TEST    1       /* don't warn upon unknown flash        */
 124
 125 #define CFG_ENV_SECT_SIZE       0x40000 /* size of one complete sector          */
 126 #define CFG_ENV_ADDR            ((-CFG_MONITOR_LEN)-CFG_ENV_SECT_SIZE)
 127 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment Sector     */
 128
 129 /* Address and size of Redundant Environment Sector     */
 130 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR-CFG_ENV_SECT_SIZE)
 131 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 132
 133 /*-----------------------------------------------------------------------
 134  * DDR SDRAM
 135  *----------------------------------------------------------------------*/
 136 #define CFG_MBYTES_SDRAM        (256)           /* 256MB                        */
 137 #define CFG_DDR_CACHED_ADDR     0x40000000      /* setup 2nd TLB cached here    */
 138 #define CONFIG_DDR_DATA_EYE     1               /* use DDR2 optimization        */
 139 #if 0 /* test-only: disable ECC for now */
 140 #define CONFIG_DDR_ECC          1               /* enable ECC                   */
 141
 142 /* POST support */
 143 #define CONFIG_POST             (CFG_POST_ECC)
 144 #endif
 145
 146 /*-----------------------------------------------------------------------
 147  * I2C
 148  *----------------------------------------------------------------------*/
 149 #define CONFIG_HARD_I2C         1               /* I2C with hardware support    */
 150 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
 151 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
 152 #define CFG_I2C_SLAVE           0x7F
 153
 154 #define CFG_I2C_MULTI_EEPROMS
 155 #define CFG_I2C_EEPROM_ADDR     (0xa8>>1)
 156 #define CFG_I2C_EEPROM_ADDR_LEN 1
 157 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 158 #define CFG_EEPROM_PAGE_WRITE_BITS 3
 159 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10
 160
 161 #define CONFIG_RTC_PCF8563      1               /* enable Philips PCF8563 RTC   */
 162 #define CFG_I2C_RTC_ADDR        0x51            /* Philips PCF8563 RTC address  */
 163 #define CFG_I2C_KEYBD_ADDR      0x56            /* PIC LWE keyboard             */
 164
 165 #define CONFIG_POST_KEY_MAGIC   "3C+3E" /* press F3 + F5 keys to force POST */
 166 #if 0
 167 #define CONFIG_AUTOBOOT_KEYED           /* Enable "password" protection */
 168 #define CONFIG_AUTOBOOT_PROMPT  "\nEnter password - autoboot in %d sec...\n"
 169 #define CONFIG_AUTOBOOT_DELAY_STR       "  "    /* "password"   */
 170 #endif
 171
 172 #define CONFIG_PREBOOT          "setenv bootdelay 15"
 173
 174 #undef  CONFIG_BOOTARGS
 175
 176 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 177         "hostname=lwmon5\0"                                             \
 178         "netdev=eth0\0"                                                 \
 179         "unlock=yes\0"                                                  \
 180         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 181                 "nfsroot=${serverip}:${rootpath}\0"                     \
 182         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 183         "addip=setenv bootargs ${bootargs} "                            \
 184                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 185                 ":${hostname}:${netdev}:off panic=1\0"                  \
 186         "addtty=setenv bootargs ${bootargs} console=ttyS1,${baudrate}\0"\
 187         "flash_nfs=run nfsargs addip addtty;"                           \
 188                 "bootm ${kernel_addr}\0"                                \
 189         "flash_self=run ramargs addip addtty;"                          \
 190                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 191         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 192                 "bootm\0"                                               \
 193         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 194         "bootfile=/tftpboot/lwmon5/uImage\0"                            \
 195         "kernel_addr=FC000000\0"                                        \
 196         "ramdisk_addr=FC180000\0"                                       \
 197         "load=tftp 200000 /tftpboot/${hostname}/u-boot.bin\0"           \
 198         "update=protect off FFF80000 FFFFFFFF;era FFF80000 FFFFFFFF;"   \
 199                 "cp.b 200000 FFF80000 80000\0"                          \
 200         "upd=run load;run update\0"                                     \
 201         "lwe_env=tftp 200000 /tftpboot.dev/lwmon5/env_uboot.bin;"       \
 202                 "autoscr 200000\0"                                      \
 203         ""
 204 #define CONFIG_BOOTCOMMAND      "run flash_self"
 205
 206 #if 0
 207 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
 208 #else
 209 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 210 #endif
 211
 212 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 213 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 214
 215 #define CONFIG_IBM_EMAC4_V4     1
 216 #define CONFIG_MII              1       /* MII PHY management           */
 217 #define CONFIG_PHY_ADDR         3       /* PHY address, See schematics  */
 218
 219 #define CONFIG_PHY_RESET        1       /* reset phy upon startup         */
 220 #define CONFIG_PHY_RESET_DELAY  300
 221
 222 #define CONFIG_HAS_ETH0
 223 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 224
 225 #define CONFIG_NET_MULTI        1
 226 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 227 #define CONFIG_PHY1_ADDR        1
 228
 229 /* USB */
 230 #ifdef CONFIG_440EPX
 231 #define CONFIG_USB_OHCI
 232 #define CONFIG_USB_STORAGE
 233
 234 /* Comment this out to enable USB 1.1 device */
 235 #define USB_2_0_DEVICE
 236
 237 #define CMD_USB                 CFG_CMD_USB
 238 #else
 239 #define CMD_USB                 0       /* no USB on 440GRx             */
 240 #endif /* CONFIG_440EPX */
 241
 242 /* Partitions */
 243 #define CONFIG_MAC_PARTITION
 244 #define CONFIG_DOS_PARTITION
 245 #define CONFIG_ISO_PARTITION
 246
 247 #define CONFIG_COMMANDS       (CONFIG_CMD_DFL   |       \
 248                                CFG_CMD_ASKENV   |       \
 249                                CFG_CMD_DATE     |       \
 250                                CFG_CMD_DHCP     |       \
 251                                CFG_CMD_DIAG     |       \
 252                                CFG_CMD_EEPROM   |       \
 253                                CFG_CMD_ELF      |       \
 254                                CFG_CMD_FAT      |       \
 255                                CFG_CMD_I2C      |       \
 256                                CFG_CMD_IRQ      |       \
 257                                CFG_CMD_MII      |       \
 258                                CFG_CMD_NET      |       \
 259                                CFG_CMD_NFS      |       \
 260                                CFG_CMD_PCI      |       \
 261                                CFG_CMD_PING     |       \
 262                                CFG_CMD_REGINFO  |       \
 263                                CFG_CMD_SDRAM    |       \
 264                                CMD_USB)
 265
 266 #define CONFIG_SUPPORT_VFAT
 267
 268 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 269 #include <cmd_confdefs.h>
 270
 271 /*-----------------------------------------------------------------------
 272  * Miscellaneous configurable options
 273  *----------------------------------------------------------------------*/
 274 #define CFG_LONGHELP                    /* undef to save memory         */
 275 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 276 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 277 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 278 #else
 279 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 280 #endif
 281 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 282 #define CFG_MAXARGS             16      /* max number of command args   */
 283 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 284
 285 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 286 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 287
 288 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 289 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 290
 291 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 292
 293 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 294 #define CONFIG_LOOPW            1       /* enable loopw command         */
 295 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 296 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 297 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 298
 299 /*-----------------------------------------------------------------------
 300  * PCI stuff
 301  *----------------------------------------------------------------------*/
 302 /* General PCI */
 303 #define CONFIG_PCI                      /* include pci support          */
 304 #undef CONFIG_PCI_PNP                   /* do (not) pci plug-and-play   */
 305 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 306 #define CFG_PCI_TARGBASE        0x80000000 /* PCIaddr mapped to CFG_PCI_MEMBASE*/
 307
 308 /* Board-specific PCI */
 309 #define CFG_PCI_TARGET_INIT
 310 #define CFG_PCI_MASTER_INIT
 311
 312 #define CFG_PCI_SUBSYS_VENDORID 0x10e8  /* AMCC                         */
 313 #define CFG_PCI_SUBSYS_ID       0xcafe  /* Whatever                     */
 314
 315 #define CONFIG_HW_WATCHDOG      1       /* Use external HW-Watchdog     */
 316
 317 /*
 318  * For booting Linux, the board info and command line data
 319  * have to be in the first 8 MB of memory, since this is
 320  * the maximum mapped by the Linux kernel during initialization.
 321  */
 322 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 323
 324 /*-----------------------------------------------------------------------
 325  * External Bus Controller (EBC) Setup
 326  *----------------------------------------------------------------------*/
 327 #define CFG_FLASH               CFG_FLASH_BASE
 328
 329 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 330 #define CFG_EBC_PB0AP           0x03050200
 331 #define CFG_EBC_PB0CR           (CFG_FLASH | 0xfc000)
 332
 333 /* Memory Bank 1 (Lime) initialization                                          */
 334 #define CFG_EBC_PB1AP           0x01004380
 335 #define CFG_EBC_PB1CR           (CFG_LIME_BASE_0 | 0xdc000)
 336
 337 /* Memory Bank 2 (FPGA) initialization                                          */
 338 #define CFG_EBC_PB2AP           0x01004400
 339 #define CFG_EBC_PB2CR           (CFG_FPGA_BASE_0 | 0x1c000)
 340
 341 /* Memory Bank 3 (FPGA2) initialization                                         */
 342 #define CFG_EBC_PB3AP           0x01004400
 343 #define CFG_EBC_PB3CR           (CFG_FPGA_BASE_1 | 0x1c000)
 344
 345 #define CFG_EBC_CFG             0xb8400000
 346
 347 /*-----------------------------------------------------------------------
 348  * Graphics (Fujitsu Lime)
 349  *----------------------------------------------------------------------*/
 350 /* SDRAM Clock frequency adjustment register */
 351 #define CFG_LIME_SDRAM_CLOCK    0xC1FC0038
 352 /* Lime Clock frequency is to set 100MHz */
 353 #define CFG_LIME_CLOCK_100MHZ   0x00000
 354 #if 0
 355 /* Lime Clock frequency for 133MHz */
 356 #define CFG_LIME_CLOCK_133MHZ   0x10000
 357 #endif
 358
 359 /* SDRAM Parameter register */
 360 #define CFG_LIME_MMR            0xC1FCFFFC
 361 /* SDRAM parameter value; was 0x414FB7F2, caused several vertical bars
 362    and pixel flare on display when 133MHz was configured. According to
 363    SDRAM chip datasheet CAS Latency is 3 for 133MHz and -75 Speed Grade */
 364 #ifdef CFG_LIME_CLOCK_133MHZ
 365 #define CFG_LIME_MMR_VALUE      0x414FB7F3
 366 #else
 367 #define CFG_LIME_MMR_VALUE      0x414FB7F2
 368 #endif
 369
 370 /*-----------------------------------------------------------------------
 371  * GPIO Setup
 372  *----------------------------------------------------------------------*/
 373 #define CFG_GPIO_PHY1_RST       12
 374 #define CFG_GPIO_FLASH_WP       14
 375 #define CFG_GPIO_PHY0_RST       22
 376 #define CFG_GPIO_WATCHDOG       58
 377 #define CFG_GPIO_LIME_S         59
 378 #define CFG_GPIO_LIME_RST       60
 379
 380 /*-----------------------------------------------------------------------
 381  * PPC440 GPIO Configuration
 382  */
 383 #define CFG_440_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 384 {                                                                                       \
 385 /* GPIO Core 0 */                                                                       \
 386 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 EBC_ADDR(7)     DMA_REQ(2)      */      \
 387 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 EBC_ADDR(6)     DMA_ACK(2)      */      \
 388 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 EBC_ADDR(5)     DMA_EOT/TC(2)   */      \
 389 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 EBC_ADDR(4)     DMA_REQ(3)      */      \
 390 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 EBC_ADDR(3)     DMA_ACK(3)      */      \
 391 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 EBC_ADDR(2)     DMA_EOT/TC(3)   */      \
 392 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 EBC_CS_N(1)                     */      \
 393 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 EBC_CS_N(2)                     */      \
 394 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 EBC_CS_N(3)                     */      \
 395 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 EBC_CS_N(4)                     */      \
 396 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 EBC_CS_N(5)                    */      \
 397 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO11 EBC_BUS_ERR                    */      \
 398 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO12                                */      \
 399 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO13                                */      \
 400 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO14                                */      \
 401 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO15                                */      \
 402 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMCTxD(4)                      */      \
 403 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMCTxD(5)                      */      \
 404 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMCTxD(6)                      */      \
 405 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMCTxD(7)                      */      \
 406 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 RejectPkt0                     */      \
 407 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 RejectPkt1                     */      \
 408 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO22                                */      \
 409 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 SCPD0                          */      \
 410 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 GMCTxD(2)                      */      \
 411 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 GMCTxD(3)                      */      \
 412 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO26                                */      \
 413 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO27 EXT_EBC_REQ    USB2D_RXERROR   */      \
 414 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO28                USB2D_TXVALID   */      \
 415 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO29 EBC_EXT_HDLA   USB2D_PAD_SUSPNDM */    \
 416 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO30 EBC_EXT_ACK    USB2D_XCVRSELECT*/      \
 417 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO31 EBC_EXR_BUSREQ USB2D_TERMSELECT*/      \
 418 },                                                                                      \
 419 {                                                                                       \
 420 /* GPIO Core 1 */                                                                       \
 421 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO32 USB2D_OPMODE0  EBC_DATA(2)     */      \
 422 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO33 USB2D_OPMODE1  EBC_DATA(3)     */      \
 423 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_0}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 424 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 425 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N EBC_DATA(0)   UART3_SIN*/ \
 426 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EBC_DATA(1)     UART3_SOUT*/ \
 427 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 428 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 429 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 UIC_IRQ(0)                     */      \
 430 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 UIC_IRQ(1)                     */      \
 431 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 UIC_IRQ(2)                     */      \
 432 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 UIC_IRQ(3)                     */      \
 433 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO44 UIC_IRQ(4)     DMA_ACK(1)      */      \
 434 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO45 UIC_IRQ(6)     DMA_EOT/TC(1)   */      \
 435 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 UIC_IRQ(7)     DMA_REQ(0)      */      \
 436 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 UIC_IRQ(8)     DMA_ACK(0)      */      \
 437 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 UIC_IRQ(9)     DMA_EOT/TC(0)   */      \
 438 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 439 {GPIO1_BASE, GPIO_IN,  GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 440 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 441 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 442 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 443 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 444 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 445 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 446 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 447 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 448 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 449 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 450 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 451 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 452 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 453 }                                                                                       \
 454 }
 455
 456 /*-----------------------------------------------------------------------
 457  * Cache Configuration
 458  *----------------------------------------------------------------------*/
 459 #define CFG_DCACHE_SIZE         (32<<10)  /* For AMCC 440 CPUs                  */
 460 #define CFG_CACHELINE_SIZE      32            /* ...                                */
 461 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 462 #define CFG_CACHELINE_SHIFT     5             /* log base 2 of the above value  */
 463 #endif
 464
 465 /*
 466  * Internal Definitions
 467  *
 468  * Boot Flags
 469  */
 470 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 471 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 472
 473 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 474 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 475 #define CONFIG_KGDB_SER_INDEX   2           /* which serial port to use */
 476 #endif
 477 #endif  /* __CONFIG_H */