include/configs/lwmon.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823E CPU        */
  37 #define CONFIG_LWMON            1       /* ...on a LWMON board          */
  38
  39 #define CONFIG_BOARD_PRE_INIT   1       /* Call board_pre_init          */
  40
  41 #define CONFIG_LCD              1       /* use LCD controller ...       */
  42 #define CONFIG_HLD1045          1       /* ... with a HLD1045 display   */
  43
  44 #if 1
  45 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
  46 #else
  47 #define CONFIG_8xx_CONS_SCC2
  48 #endif
  49
  50 #define CONFIG_BAUDRATE         115200  /* with watchdog >= 38400 needed */
  51
  52 #define CONFIG_BOOTDELAY        1       /* autoboot after 1 second      */
  53
  54 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  55
  56 /* pre-boot commands */
  57 #define CONFIG_PREBOOT          "setenv bootdelay 15"
  58
  59 #undef  CONFIG_BOOTARGS
  60
  61 /* POST support */
  62 #define CONFIG_POST             (CFG_POST_CACHE | \
  63                                  CFG_POST_WATCHDOG | \
  64                                  CFG_POST_RTC | \
  65                                  CFG_POST_MEMORY | \
  66                                  CFG_POST_CPU | \
  67                                  CFG_POST_UART | \
  68                                  CFG_POST_ETHER | \
  69                                  CFG_POST_SPI | \
  70                                  CFG_POST_USB | \
  71                                  CFG_POST_SPR)
  72
  73 #define CONFIG_BOOTCOMMAND      "run flash_self"
  74
  75 #define CONFIG_EXTRA_ENV_SETTINGS                                               \
  76         "kernel_addr=40040000\0"                                                \
  77         "ramdisk_addr=40100000\0"                                               \
  78         "magic_keys=#3\0"                                                       \
  79         "key_magic#=28\0"                                                       \
  80         "key_cmd#=setenv addfb setenv bootargs \\$(bootargs) console=tty0\0"    \
  81         "key_magic3=24\0"                                                       \
  82         "key_cmd3=echo *** Entering Test Mode ***;" \
  83                 "setenv add_misc setenv bootargs \\$(bootargs) testmode\0"      \
  84         "nfsargs=setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath)\0" \
  85         "ramargs=setenv bootargs root=/dev/ram rw\0"                            \
  86         "addfb=setenv bootargs $(bootargs) console=ttyS1,$(baudrate)\0"         \
  87         "addip=setenv bootargs $(bootargs) "                                    \
  88                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off " \
  89                 "panic=1\0"                                                     \
  90         "add_wdt=setenv bootargs $(bootargs) $(wdt_args)\0"                     \
  91         "flash_nfs=run nfsargs addip add_wdt addfb;"            \
  92                 "bootm $(kernel_addr)\0"                                        \
  93         "flash_self=run ramargs addip add_wdt addfb;"           \
  94                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                        \
  95         "net_nfs=tftp 100000 /tftpboot/pImage.lwmon;"           \
  96                 "run nfsargs addip add_wdt addfb;bootm\0"       \
  97         "rootpath=/opt/eldk/ppc_8xx\0"                                          \
  98         "load=tftp 100000 /tftpboot/u-boot.bin\0"                               \
  99         "update=protect off 1:0;era 1:0;cp.b 100000 40000000 $(filesize)\0"     \
 100         "wdt_args=wdt_8xx=off\0"                                                \
 101         "verify=no"
 102
 103 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 104 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
 105
 106 #define CONFIG_WATCHDOG         1       /* watchdog enabled             */
 107
 108 #undef  CONFIG_STATUS_LED               /* Status LED disabled          */
 109
 110 /* enable I2C and select the hardware/software driver */
 111 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 112 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 113
 114 #ifdef CONFIG_HARD_I2C
 115 /*
 116  * Hardware (CPM) I2C driver configuration
 117  */
 118 # define CFG_I2C_SPEED          93000   /* 93 kHz is supposed to work   */
 119 # define CFG_I2C_SLAVE          0xFE
 120 #endif  /* CONFIG_HARD_I2C */
 121
 122 #ifdef CONFIG_SOFT_I2C
 123 /*
 124  * Software (bit-bang) I2C driver configuration
 125  */
 126 #define PB_SCL          0x00000020      /* PB 26 */
 127 #define PB_SDA          0x00000010      /* PB 27 */
 128
 129 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 130 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 131 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 132 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 133 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 134                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 135 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 136                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 137 #define I2C_DELAY       udelay(1)       /* 1/4 I2C clock duration */
 138 #endif  /* CONFIG_SOFT_I2C */
 139
 140
 141 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
 142
 143 #ifdef CONFIG_POST
 144 #define CFG_CMD_POST_DIAG CFG_CMD_DIAG
 145 #else
 146 #define CFG_CMD_POST_DIAG 0
 147 #endif
 148
 149 #ifdef CONFIG_8xx_CONS_SCC2     /* Can't use ethernet, then */
 150 #define CONFIG_COMMANDS      ( (CONFIG_CMD_DFL & ~CFG_CMD_NET) | \
 151                                 CFG_CMD_DATE    | \
 152                                 CFG_CMD_I2C     | \
 153                                 CFG_CMD_EEPROM  | \
 154                                 CFG_CMD_IDE     | \
 155                                 CFG_CMD_BSP     | \
 156                                 CFG_CMD_POST_DIAG )
 157 #else
 158 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 159                                 CFG_CMD_DHCP    | \
 160                                 CFG_CMD_DATE    | \
 161                                 CFG_CMD_I2C     | \
 162                                 CFG_CMD_EEPROM  | \
 163                                 CFG_CMD_IDE     | \
 164                                 CFG_CMD_BSP     | \
 165                                 CFG_CMD_POST_DIAG )
 166 #endif
 167 #define CONFIG_MAC_PARTITION
 168 #define CONFIG_DOS_PARTITION
 169
 170 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
 171
 172 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 173 #include <cmd_confdefs.h>
 174
 175 /*----------------------------------------------------------------------*/
 176
 177 /*
 178  * Miscellaneous configurable options
 179  */
 180 #define CFG_LONGHELP                    /* undef to save memory         */
 181 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 182
 183 #undef  CFG_HUSH_PARSER                 /* enable "hush" shell          */
 184 #ifdef  CFG_HUSH_PARSER
 185 #define CFG_PROMPT_HUSH_PS2     "> "
 186 #endif
 187
 188 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 189 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 190 #else
 191 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 192 #endif
 193 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 194 #define CFG_MAXARGS     16              /* max number of command args   */
 195 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 196
 197 #define CFG_MEMTEST_START       0x00100000      /* memtest works on     */
 198 #define CFG_MEMTEST_END         0x00F00000      /* 1 ... 15MB in DRAM   */
 199
 200 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
 201
 202 #define CFG_PIO_MODE            0       /* IDE interface in PIO Mode 0  */
 203
 204 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 205
 206 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 207
 208 /*
 209  * Low Level Configuration Settings
 210  * (address mappings, register initial values, etc.)
 211  * You should know what you are doing if you make changes here.
 212  */
 213 /*-----------------------------------------------------------------------
 214  * Internal Memory Mapped Register
 215  */
 216 #define CFG_IMMR                0xFFF00000
 217
 218 /*-----------------------------------------------------------------------
 219  * Definitions for initial stack pointer and data area (in DPRAM)
 220  */
 221 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 222 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 223 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 224 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 225 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 226
 227 /*-----------------------------------------------------------------------
 228  * Start addresses for the final memory configuration
 229  * (Set up by the startup code)
 230  * Please note that CFG_SDRAM_BASE _must_ start at 0
 231  */
 232 #define CFG_SDRAM_BASE          0x00000000
 233 #define CFG_FLASH_BASE          0x40000000
 234 #if defined(DEBUG) || (CONFIG_COMMANDS & CFG_CMD_IDE)
 235 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 236 #else
 237 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 128 kB for Monitor   */
 238 #endif
 239 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 240 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 241
 242 /*
 243  * For booting Linux, the board info and command line data
 244  * have to be in the first 8 MB of memory, since this is
 245  * the maximum mapped by the Linux kernel during initialization.
 246  */
 247 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 248 /*-----------------------------------------------------------------------
 249  * FLASH organization
 250  */
 251 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 252 #define CFG_MAX_FLASH_SECT      128     /* max number of sectors on one chip    */
 253
 254 #define CFG_FLASH_ERASE_TOUT    180000  /* Timeout for Flash Erase (in ms)      */
 255 #define CFG_FLASH_WRITE_TOUT    600     /* Timeout for Flash Write (in ms)      */
 256
 257 #if 1
 258 /* Put environment in flash which is much faster to boot */
 259 #define CFG_ENV_IS_IN_FLASH     1
 260 #define CFG_ENV_ADDR        0x40040000  /* Address    of Environment Sector     */
 261 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment            */
 262 #define CFG_ENV_SECT_SIZE       0x40000 /* we have BIG sectors only :-(         */
 263 #else
 264 /* Environment in EEPROM */
 265 #define CFG_ENV_IS_IN_EEPROM    1
 266 #define CFG_ENV_OFFSET          0
 267 #define CFG_ENV_SIZE            2048
 268 #endif
 269 /*-----------------------------------------------------------------------
 270  * I2C/EEPROM Configuration
 271  */
 272
 273 #define CFG_I2C_AUDIO_ADDR      0x28    /* Audio volume control                 */
 274 #define CFG_I2C_SYSMON_ADDR     0x2E    /* LM87 System Monitor                  */
 275 #define CFG_I2C_RTC_ADDR        0x51    /* PCF8563 RTC                          */
 276 #define CFG_I2C_POWER_A_ADDR    0x52    /* PCMCIA/USB power switch, channel A   */
 277 #define CFG_I2C_POWER_B_ADDR    0x53    /* PCMCIA/USB power switch, channel B   */
 278 #define CFG_I2C_KEYBD_ADDR      0x56    /* PIC LWE keyboard                     */
 279 #define CFG_I2C_PICIO_ADDR      0x57    /* PIC IO Expander                      */
 280
 281 #define CONFIG_USE_FRAM                 /* Use FRAM instead of EEPROM   */
 282 #ifdef CONFIG_USE_FRAM  /* use FRAM */
 283 #define CFG_I2C_EEPROM_ADDR     0x55    /* FRAM FM24CL64                */
 284 #define CFG_I2C_EEPROM_ADDR_LEN 2
 285 #else                   /* use EEPROM */
 286 #define CFG_I2C_EEPROM_ADDR     0x58    /* EEPROM AT24C164              */
 287 #define CFG_I2C_EEPROM_ADDR_LEN 1
 288 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* takes up to 10 msec  */
 289 #endif  /* CONFIG_USE_FRAM */
 290 #define CFG_EEPROM_PAGE_WRITE_BITS      4
 291
 292 /*-----------------------------------------------------------------------
 293  * Cache Configuration
 294  */
 295 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 296 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 297 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 298 #endif
 299
 300 /*-----------------------------------------------------------------------
 301  * SYPCR - System Protection Control                            11-9
 302  * SYPCR can only be written once after reset!
 303  *-----------------------------------------------------------------------
 304  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 305  */
 306 #if 0 && defined(CONFIG_WATCHDOG)       /* LWMON uses external MAX706TESA WD */
 307 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 308                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 309 #else
 310 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 311 #endif
 312
 313 /*-----------------------------------------------------------------------
 314  * SIUMCR - SIU Module Configuration                            11-6
 315  *-----------------------------------------------------------------------
 316  * PCMCIA config., multi-function pin tri-state
 317  */
 318 /* EARB, DBGC and DBPC are initialised by the HCW */
 319 /* => 0x000000C0 */
 320 #define CFG_SIUMCR      (SIUMCR_GB5E)
 321 /*#define CFG_SIUMCR    (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01) */
 322
 323 /*-----------------------------------------------------------------------
 324  * TBSCR - Time Base Status and Control                         11-26
 325  *-----------------------------------------------------------------------
 326  * Clear Reference Interrupt Status, Timebase freezing enabled
 327  */
 328 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 329
 330 /*-----------------------------------------------------------------------
 331  * PISCR - Periodic Interrupt Status and Control                11-31
 332  *-----------------------------------------------------------------------
 333  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 334  */
 335 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 336
 337 /*-----------------------------------------------------------------------
 338  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 339  *-----------------------------------------------------------------------
 340  * Reset PLL lock status sticky bit, timer expired status bit and timer
 341  * interrupt status bit, set PLL multiplication factor !
 342  */
 343 /* 0x00405000 */
 344 #define CFG_PLPRCR_MF   4       /* (4+1) * 13.2 = 66 MHz Clock */
 345 #define CFG_PLPRCR                                                      \
 346                 (       (CFG_PLPRCR_MF << PLPRCR_MF_SHIFT) |            \
 347                         PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST |    \
 348                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
 349                         PLPRCR_CSR    /*| PLPRCR_LOLRE|PLPRCR_FIOPD*/   \
 350                 )
 351
 352 #define CONFIG_8xx_GCLK_FREQ    ((CFG_PLPRCR_MF+1)*13200000)
 353
 354 /*-----------------------------------------------------------------------
 355  * SCCR - System Clock and reset Control Register               15-27
 356  *-----------------------------------------------------------------------
 357  * Set clock output, timebase and RTC source and divider,
 358  * power management and some other internal clocks
 359  */
 360 #define SCCR_MASK       SCCR_EBDF11
 361 /* 0x01800000 */
 362 #define CFG_SCCR        (SCCR_COM00     | /*SCCR_TBS|*/         \
 363                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
 364                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
 365                          SCCR_EBDF00 |   SCCR_DFSYNC00 |        \
 366                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
 367                          SCCR_DFNH000   |   SCCR_DFLCD100 |     \
 368                          SCCR_DFALCD01)
 369
 370 /*-----------------------------------------------------------------------
 371  * RTCSC - Real-Time Clock Status and Control Register          11-27
 372  *-----------------------------------------------------------------------
 373  */
 374 /* 0x00C3 => 0x0003 */
 375 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 376
 377
 378 /*-----------------------------------------------------------------------
 379  * RCCR - RISC Controller Configuration Register                19-4
 380  *-----------------------------------------------------------------------
 381  */
 382 #define CFG_RCCR 0x0000
 383
 384 /*-----------------------------------------------------------------------
 385  * RMDS - RISC Microcode Development Support Control Register
 386  *-----------------------------------------------------------------------
 387  */
 388 #define CFG_RMDS 0
 389
 390 /*-----------------------------------------------------------------------
 391  *
 392  * Interrupt Levels
 393  *-----------------------------------------------------------------------
 394  */
 395 #define CFG_CPM_INTERRUPT       13      /* SIU_LEVEL6   */
 396
 397 /*-----------------------------------------------------------------------
 398  * PCMCIA stuff
 399  *-----------------------------------------------------------------------
 400  *
 401  */
 402 #define CFG_PCMCIA_MEM_ADDR     (0x50000000)
 403 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 404 #define CFG_PCMCIA_DMA_ADDR     (0x54000000)
 405 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 406 #define CFG_PCMCIA_ATTRB_ADDR   (0x58000000)
 407 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 408 #define CFG_PCMCIA_IO_ADDR      (0x5C000000)
 409 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 410
 411 /*-----------------------------------------------------------------------
 412  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 413  *-----------------------------------------------------------------------
 414  */
 415
 416 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 417
 418 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 419 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 420 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 421
 422 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 423 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 424
 425 #define CFG_ATA_IDE0_OFFSET     0x0000
 426
 427 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 428
 429 /* Offset for data I/O                  */
 430 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 431
 432 /* Offset for normal register accesses  */
 433 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 434
 435 /* Offset for alternate registers       */
 436 #define CFG_ATA_ALT_OFFSET      0x0100
 437
 438 /*-----------------------------------------------------------------------
 439  *
 440  *-----------------------------------------------------------------------
 441  *
 442  */
 443 /*#define       CFG_DER 0x2002000F*/
 444 #define CFG_DER 0
 445
 446 /*
 447  * Init Memory Controller:
 448  *
 449  * BR0/1 and OR0/1 (FLASH) - second Flash bank optional
 450  */
 451
 452 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 453 #define FLASH_BASE1_PRELIM      0x41000000      /* FLASH bank #1        */
 454
 455 /* used to re-map FLASH:
 456  * restrict access enough to keep SRAM working (if any)
 457  * but not too much to meddle with FLASH accesses
 458  */
 459 #define CFG_REMAP_OR_AM         0xFF000000      /* OR addr mask */
 460 #define CFG_PRELIM_OR_AM        0xFF000000      /* OR addr mask */
 461
 462 /* FLASH timing: ACS = 00, TRLX = 0, CSNT = 1, SCY = 8, EHTR = 0        */
 463 #define CFG_OR_TIMING_FLASH     (OR_SCY_8_CLK)
 464
 465 #define CFG_OR0_REMAP   ( CFG_REMAP_OR_AM | OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
 466                                 CFG_OR_TIMING_FLASH)
 467 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | OR_ACS_DIV1 | OR_BI | \
 468                                 CFG_OR_TIMING_FLASH)
 469 /* 16 bit, bank valid */
 470 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
 471
 472 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 473 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 474 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
 475
 476 /*
 477  * BR3/OR3: SDRAM
 478  *
 479  * Multiplexed addresses, GPL5 output to GPL5_A (don't care)
 480  */
 481 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
 482 #define SDRAM_PRELIM_OR_AM      0xF0000000      /* map 256 MB (>SDRAM_MAX_SIZE!) */
 483 #define SDRAM_TIMING            OR_SCY_0_CLK    /* SDRAM-Timing */
 484
 485 #define SDRAM_MAX_SIZE          0x08000000      /* max 128 MB SDRAM */
 486
 487 #define CFG_OR3_PRELIM  (SDRAM_PRELIM_OR_AM | OR_CSNT_SAM | OR_G5LS | SDRAM_TIMING )
 488 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 489
 490 /*
 491  * BR5/OR5: Touch Panel
 492  *
 493  * AM=0xFFC00 ATM=0 CSNT/SAM=0 ACS/G5LA/G5LS=3 BIH=1 SCY=0 SETA=0 TRLX=0 EHTR=0
 494  */
 495 #define TOUCHPNL_BASE           0x20000000
 496 #define TOUCHPNL_OR_AM          0xFFFF8000
 497 #define TOUCHPNL_TIMING         OR_SCY_0_CLK
 498
 499 #define CFG_OR5_PRELIM  (TOUCHPNL_OR_AM | OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
 500                          TOUCHPNL_TIMING )
 501 #define CFG_BR5_PRELIM  ((TOUCHPNL_BASE & BR_BA_MSK) | BR_PS_32 | BR_V )
 502
 503 #define CFG_MEMORY_75
 504 #undef  CFG_MEMORY_7E
 505 #undef  CFG_MEMORY_8E
 506
 507 /*
 508  * Memory Periodic Timer Prescaler
 509  */
 510
 511 /* periodic timer for refresh */
 512 #define CFG_MPTPR       0x200
 513
 514 /*
 515  * MAMR settings for SDRAM
 516  */
 517
 518 #define CFG_MAMR_8COL   0x80802114
 519 #define CFG_MAMR_9COL   0x80904114
 520
 521 /*
 522  * MAR setting for SDRAM
 523  */
 524 #define CFG_MAR         0x00000088
 525
 526 /*
 527  * Internal Definitions
 528  *
 529  * Boot Flags
 530  */
 531 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 532 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 533
 534 #endif  /* __CONFIG_H */