include/configs/ls2080a_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017 NXP
   4  * Copyright (C) 2014 Freescale Semiconductor
   5  */
   6
   7 #ifndef __LS2_COMMON_H
   8 #define __LS2_COMMON_H
   9
  10 #include <asm/arch/stream_id_lsch3.h>
  11 #include <asm/arch/config.h>
  12
  13 /* Link Definitions */
  14 #ifdef CONFIG_TFABOOT
  15 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SYS_TEXT_BASE
  16 #else
  17 #define CONFIG_SYS_INIT_SP_ADDR         (CONFIG_SYS_FSL_OCRAM_BASE + 0xfff0)
  18 #endif
  19
  20 /* We need architecture specific misc initializations */
  21
  22 /* Link Definitions */
  23
  24 #ifndef CONFIG_SYS_FSL_DDR4
  25 #define CONFIG_SYS_DDR_RAW_TIMING
  26 #endif
  27
  28 #define CONFIG_SYS_FSL_DDR_INTLV_256B   /* force 256 byte interleaving */
  29
  30 #define CONFIG_VERY_BIG_RAM
  31 #define CONFIG_SYS_DDR_SDRAM_BASE       0x80000000UL
  32 #define CONFIG_SYS_FSL_DDR_SDRAM_BASE_PHY       0
  33 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  34 #define CONFIG_SYS_DDR_BLOCK2_BASE      0x8080000000ULL
  35 #define CONFIG_SYS_FSL_DDR_MAIN_NUM_CTRLS       2
  36
  37 /*
  38  * SMP Definitinos
  39  */
  40 #define CPU_RELEASE_ADDR                secondary_boot_addr
  41
  42 #define CONFIG_SYS_FSL_OTHER_DDR_NUM_CTRLS
  43 #ifdef CONFIG_SYS_FSL_HAS_DP_DDR
  44 #define CONFIG_SYS_DP_DDR_BASE          0x6000000000ULL
  45 /*
  46  * DDR controller use 0 as the base address for binding.
  47  * It is mapped to CONFIG_SYS_DP_DDR_BASE for core to access.
  48  */
  49 #define CONFIG_SYS_DP_DDR_BASE_PHY      0
  50 #define CONFIG_DP_DDR_CTRL              2
  51 #define CONFIG_DP_DDR_NUM_CTRLS         1
  52 #endif
  53
  54 /* Generic Timer Definitions */
  55 /*
  56  * This is not an accurate number. It is used in start.S. The frequency
  57  * will be udpated later when get_bus_freq(0) is available.
  58  */
  59 #define COUNTER_FREQUENCY               25000000        /* 25MHz */
  60
  61 /* GPIO */
  62
  63 /* I2C */
  64
  65 /* Serial Port */
  66 #define CONFIG_SYS_NS16550_SERIAL
  67 #define CONFIG_SYS_NS16550_REG_SIZE     1
  68 #define CONFIG_SYS_NS16550_CLK          (get_serial_clock())
  69
  70 /*
  71  * During booting, IFC is mapped at the region of 0x30000000.
  72  * But this region is limited to 256MB. To accommodate NOR, promjet
  73  * and FPGA. This region is divided as below:
  74  * 0x30000000 - 0x37ffffff : 128MB : NOR flash
  75  * 0x38000000 - 0x3BFFFFFF : 64MB  : Promjet
  76  * 0x3C000000 - 0x40000000 : 64MB  : FPGA etc
  77  *
  78  * To accommodate bigger NOR flash and other devices, we will map IFC
  79  * chip selects to as below:
  80  * 0x5_1000_0000..0x5_1fff_ffff Memory Hole
  81  * 0x5_2000_0000..0x5_3fff_ffff IFC CSx (FPGA, NAND and others 512MB)
  82  * 0x5_4000_0000..0x5_7fff_ffff ASIC or others 1GB
  83  * 0x5_8000_0000..0x5_bfff_ffff IFC CS0 1GB (NOR/Promjet)
  84  * 0x5_C000_0000..0x5_ffff_ffff IFC CS1 1GB (NOR/Promjet)
  85  *
  86  * For e.g. NOR flash at CS0 will be mapped to 0x580000000 after relocation.
  87  * CONFIG_SYS_FLASH_BASE has the final address (core view)
  88  * CONFIG_SYS_FLASH_BASE_PHYS has the final address (IFC view)
  89  * CONFIG_SYS_FLASH_BASE_PHYS_EARLY has the temporary IFC address
  90  * CONFIG_SYS_TEXT_BASE is linked to 0x30000000 for booting
  91  */
  92
  93 #define CONFIG_SYS_FLASH_BASE                   0x580000000ULL
  94 #define CONFIG_SYS_FLASH_BASE_PHYS              0x80000000
  95 #define CONFIG_SYS_FLASH_BASE_PHYS_EARLY        0x00000000
  96
  97 #define CONFIG_SYS_FLASH1_BASE_PHYS             0xC0000000
  98 #define CONFIG_SYS_FLASH1_BASE_PHYS_EARLY       0x8000000
  99
 100 #ifndef __ASSEMBLY__
 101 unsigned long long get_qixis_addr(void);
 102 #endif
 103 #define QIXIS_BASE                              get_qixis_addr()
 104 #define QIXIS_BASE_PHYS                         0x20000000
 105 #define QIXIS_BASE_PHYS_EARLY                   0xC000000
 106 #define QIXIS_STAT_PRES1                        0xb
 107 #define QIXIS_SDID_MASK                         0x07
 108 #define QIXIS_ESDHC_NO_ADAPTER                  0x7
 109
 110 #define CONFIG_SYS_NAND_BASE                    0x530000000ULL
 111 #define CONFIG_SYS_NAND_BASE_PHYS               0x30000000
 112
 113 /* MC firmware */
 114 /* TODO Actual DPL max length needs to be confirmed with the MC FW team */
 115 #define CONFIG_SYS_LS_MC_DPC_MAX_LENGTH     0x20000
 116 #define CONFIG_SYS_LS_MC_DRAM_DPC_OFFSET    0x00F00000
 117 #define CONFIG_SYS_LS_MC_DPL_MAX_LENGTH     0x20000
 118 #define CONFIG_SYS_LS_MC_DRAM_DPL_OFFSET    0x00F20000
 119 /* For LS2085A */
 120 #define CONFIG_SYS_LS_MC_AIOP_IMG_MAX_LENGTH    0x200000
 121 #define CONFIG_SYS_LS_MC_DRAM_AIOP_IMG_OFFSET   0x07000000
 122
 123 /*
 124  * Carve out a DDR region which will not be used by u-boot/Linux
 125  *
 126  * It will be used by MC and Debug Server. The MC region must be
 127  * 512MB aligned, so the min size to hide is 512MB.
 128  */
 129 #ifdef CONFIG_FSL_MC_ENET
 130 #define CONFIG_SYS_LS_MC_DRAM_BLOCK_MIN_SIZE            (128UL * 1024 * 1024)
 131 #endif
 132
 133 /* Miscellaneous configurable options */
 134
 135 /* Physical Memory Map */
 136 /* fixme: these need to be checked against the board */
 137
 138 #define CONFIG_HWCONFIG
 139 #define HWCONFIG_BUFFER_SIZE            128
 140
 141 /* Initial environment variables */
 142 #define CONFIG_EXTRA_ENV_SETTINGS               \
 143         "hwconfig=fsl_ddr:bank_intlv=auto\0"    \
 144         "loadaddr=0x80100000\0"                 \
 145         "kernel_addr=0x100000\0"                \
 146         "ramdisk_addr=0x800000\0"               \
 147         "ramdisk_size=0x2000000\0"              \
 148         "fdt_high=0xa0000000\0"                 \
 149         "initrd_high=0xffffffffffffffff\0"      \
 150         "kernel_start=0x581000000\0"            \
 151         "kernel_load=0xa0000000\0"              \
 152         "kernel_size=0x2800000\0"               \
 153         "console=ttyAMA0,38400n8\0"             \
 154         "mcinitcmd=fsl_mc start mc 0x580a00000" \
 155         " 0x580e00000 \0"
 156
 157 /* Monitor Command Prompt */
 158 #define CONFIG_SYS_CBSIZE               512     /* Console I/O Buffer Size */
 159 #define CONFIG_SYS_MAXARGS              64      /* max command args */
 160
 161 #define CONFIG_SPL_BSS_START_ADDR       0x80100000
 162 #define CONFIG_SPL_BSS_MAX_SIZE         0x00100000
 163 #define CONFIG_SPL_MAX_SIZE             0x16000
 164 #define CONFIG_SPL_STACK                (CONFIG_SYS_FSL_OCRAM_BASE + 0x9ff0)
 165 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 166
 167 #ifdef CONFIG_NAND_BOOT
 168 #define CONFIG_SYS_NAND_U_BOOT_DST      0x80400000
 169 #define CONFIG_SYS_NAND_U_BOOT_START    CONFIG_SYS_NAND_U_BOOT_DST
 170 #endif
 171 #define CONFIG_SYS_SPL_MALLOC_SIZE      0x00100000
 172 #define CONFIG_SYS_SPL_MALLOC_START     0x80200000
 173 #define CONFIG_SYS_MONITOR_LEN          (1024 * 1024)
 174
 175 #define CONFIG_SYS_BOOTM_LEN   (64 << 20)      /* Increase max gunzip size */
 176
 177 #include <asm/arch/soc.h>
 178
 179 #endif /* __LS2_COMMON_H */