include/configs/ls1088a_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2017-2018 NXP
   4  */
   5
   6 #ifndef __LS1088_COMMON_H
   7 #define __LS1088_COMMON_H
   8
   9 /* SPL build */
  10 #ifdef CONFIG_SPL_BUILD
  11 #define SPL_NO_BOARDINFO
  12 #define SPL_NO_QIXIS
  13 #define SPL_NO_PCI
  14 #define SPL_NO_ENV
  15 #define SPL_NO_RTC
  16 #define SPL_NO_USB
  17 #define SPL_NO_SATA
  18 #define SPL_NO_QSPI
  19 #define SPL_NO_IFC
  20 #undef CONFIG_DISPLAY_CPUINFO
  21 #endif
  22
  23 #define CONFIG_REMAKE_ELF
  24
  25 #include <asm/arch/stream_id_lsch3.h>
  26 #include <asm/arch/config.h>
  27 #include <asm/arch/soc.h>
  28
  29 #define LS1088ARDB_PB_BOARD            0x4A
  30 /* Link Definitions */
  31 #ifdef CONFIG_TFABOOT
  32 #define CONFIG_SYS_INIT_SP_ADDR         CONFIG_SYS_TEXT_BASE
  33 #else
  34 #define CONFIG_SYS_INIT_SP_ADDR         (CONFIG_SYS_FSL_OCRAM_BASE + 0xfff0)
  35 #endif
  36
  37 /* Link Definitions */
  38 #define CONFIG_SYS_FSL_QSPI_BASE        0x20000000
  39
  40 #define CONFIG_VERY_BIG_RAM
  41 #define CONFIG_SYS_DDR_SDRAM_BASE       0x80000000UL
  42 #define CONFIG_SYS_FSL_DDR_SDRAM_BASE_PHY       0
  43 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  44 #define CONFIG_SYS_DDR_BLOCK2_BASE      0x8080000000ULL
  45 #define CONFIG_SYS_FSL_DDR_MAIN_NUM_CTRLS       1
  46 /*
  47  * SMP Definitinos
  48  */
  49 #define CPU_RELEASE_ADDR                secondary_boot_addr
  50
  51 /* GPIO */
  52
  53 /* I2C */
  54
  55
  56 /* Serial Port */
  57 #define CONFIG_SYS_NS16550_SERIAL
  58 #define CONFIG_SYS_NS16550_REG_SIZE     1
  59 #define CONFIG_SYS_NS16550_CLK          (get_bus_freq(0) / 2)
  60
  61 /*
  62  * During booting, IFC is mapped at the region of 0x30000000.
  63  * But this region is limited to 256MB. To accommodate NOR, promjet
  64  * and FPGA. This region is divided as below:
  65  * 0x30000000 - 0x37ffffff : 128MB : NOR flash
  66  * 0x38000000 - 0x3BFFFFFF : 64MB  : Promjet
  67  * 0x3C000000 - 0x40000000 : 64MB  : FPGA etc
  68  *
  69  * To accommodate bigger NOR flash and other devices, we will map IFC
  70  * chip selects to as below:
  71  * 0x5_1000_0000..0x5_1fff_ffff Memory Hole
  72  * 0x5_2000_0000..0x5_3fff_ffff IFC CSx (FPGA, NAND and others 512MB)
  73  * 0x5_4000_0000..0x5_7fff_ffff ASIC or others 1GB
  74  * 0x5_8000_0000..0x5_bfff_ffff IFC CS0 1GB (NOR/Promjet)
  75  * 0x5_C000_0000..0x5_ffff_ffff IFC CS1 1GB (NOR/Promjet)
  76  *
  77  * For e.g. NOR flash at CS0 will be mapped to 0x580000000 after relocation.
  78  * CONFIG_SYS_FLASH_BASE has the final address (core view)
  79  * CONFIG_SYS_FLASH_BASE_PHYS has the final address (IFC view)
  80  * CONFIG_SYS_FLASH_BASE_PHYS_EARLY has the temporary IFC address
  81  * CONFIG_SYS_TEXT_BASE is linked to 0x30000000 for booting
  82  */
  83
  84 #define CONFIG_SYS_FLASH_BASE                   0x580000000ULL
  85 #define CONFIG_SYS_FLASH_BASE_PHYS              0x80000000
  86 #define CONFIG_SYS_FLASH_BASE_PHYS_EARLY        0x00000000
  87
  88 #define CONFIG_SYS_FLASH1_BASE_PHYS             0xC0000000
  89 #define CONFIG_SYS_FLASH1_BASE_PHYS_EARLY       0x8000000
  90
  91 #ifndef __ASSEMBLY__
  92 unsigned long long get_qixis_addr(void);
  93 #endif
  94
  95 #define QIXIS_BASE                              get_qixis_addr()
  96 #define QIXIS_BASE_PHYS                         0x20000000
  97 #define QIXIS_BASE_PHYS_EARLY                   0xC000000
  98
  99
 100 #define CONFIG_SYS_NAND_BASE                    0x530000000ULL
 101 #define CONFIG_SYS_NAND_BASE_PHYS               0x30000000
 102
 103
 104 /* MC firmware */
 105 /* TODO Actual DPL max length needs to be confirmed with the MC FW team */
 106 #define CONFIG_SYS_LS_MC_DPC_MAX_LENGTH     0x20000
 107 #define CONFIG_SYS_LS_MC_DRAM_DPC_OFFSET    0x00F00000
 108 #define CONFIG_SYS_LS_MC_DPL_MAX_LENGTH     0x20000
 109 #define CONFIG_SYS_LS_MC_DRAM_DPL_OFFSET    0x00F20000
 110 #define CONFIG_SYS_LS_MC_AIOP_IMG_MAX_LENGTH    0x200000
 111 #define CONFIG_SYS_LS_MC_DRAM_AIOP_IMG_OFFSET   0x07000000
 112
 113 /* Define phy_reset function to boot the MC based on mcinitcmd.
 114  * This happens late enough to properly fixup u-boot env MAC addresses.
 115  */
 116 #define CONFIG_RESET_PHY_R
 117
 118 /*
 119  * Carve out a DDR region which will not be used by u-boot/Linux
 120  *
 121  * It will be used by MC and Debug Server. The MC region must be
 122  * 512MB aligned, so the min size to hide is 512MB.
 123  */
 124
 125 #if defined(CONFIG_FSL_MC_ENET)
 126 #define CONFIG_SYS_LS_MC_DRAM_BLOCK_MIN_SIZE            (128UL * 1024 * 1024)
 127 #endif
 128
 129 /* Miscellaneous configurable options */
 130
 131 /* SATA */
 132 #ifdef CONFIG_SCSI
 133 #define CONFIG_SCSI_AHCI_PLAT
 134 #define CONFIG_SYS_SATA1                AHCI_BASE_ADDR1
 135
 136 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     1
 137 #define CONFIG_SYS_SCSI_MAX_LUN         1
 138 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * \
 139                                         CONFIG_SYS_SCSI_MAX_LUN)
 140 #endif
 141
 142 /* Physical Memory Map */
 143 #define CONFIG_CHIP_SELECTS_PER_CTRL    4
 144
 145 #define CONFIG_HWCONFIG
 146 #define HWCONFIG_BUFFER_SIZE            128
 147
 148 /* #define CONFIG_DISPLAY_CPUINFO */
 149
 150 #ifndef SPL_NO_ENV
 151 /* Initial environment variables */
 152 #define CONFIG_EXTRA_ENV_SETTINGS               \
 153         "hwconfig=fsl_ddr:bank_intlv=auto\0"    \
 154         "loadaddr=0x80100000\0"                 \
 155         "kernel_addr=0x100000\0"                \
 156         "ramdisk_addr=0x800000\0"               \
 157         "ramdisk_size=0x2000000\0"              \
 158         "fdt_high=0xa0000000\0"                 \
 159         "initrd_high=0xffffffffffffffff\0"      \
 160         "kernel_start=0x581000000\0"            \
 161         "kernel_load=0xa0000000\0"              \
 162         "kernel_size=0x2800000\0"               \
 163         "console=ttyAMA0,38400n8\0"             \
 164         "mcinitcmd=fsl_mc start mc 0x580a00000" \
 165         " 0x580e00000 \0"
 166 #endif
 167
 168 /* Monitor Command Prompt */
 169 #define CONFIG_SYS_CBSIZE               512     /* Console I/O Buffer Size */
 170 #define CONFIG_SYS_PBSIZE               (CONFIG_SYS_CBSIZE + \
 171                                         sizeof(CONFIG_SYS_PROMPT) + 16)
 172 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE /* Boot args buffer */
 173 #define CONFIG_SYS_MAXARGS              64      /* max command args */
 174
 175 #ifdef CONFIG_SPL
 176 #define CONFIG_SPL_BSS_START_ADDR      0x80100000
 177 #define CONFIG_SPL_BSS_MAX_SIZE                0x00100000
 178 #define CONFIG_SPL_MAX_SIZE            0x16000
 179 #define CONFIG_SPL_STACK               (CONFIG_SYS_FSL_OCRAM_BASE + 0x9ff0)
 180 #define CONFIG_SPL_TARGET              "u-boot-with-spl.bin"
 181
 182 #define CONFIG_SYS_SPL_MALLOC_SIZE     0x00100000
 183 #define CONFIG_SYS_SPL_MALLOC_START    0x80200000
 184
 185 #ifdef CONFIG_NXP_ESBC
 186 #define CONFIG_U_BOOT_HDR_SIZE          (16 << 10)
 187 /*
 188  * HDR would be appended at end of image and copied to DDR along
 189  * with U-Boot image. Here u-boot max. size is 512K. So if binary
 190  * size increases then increase this size in case of secure boot as
 191  * it uses raw u-boot image instead of fit image.
 192  */
 193 #define CONFIG_SYS_MONITOR_LEN         (0x100000 + CONFIG_U_BOOT_HDR_SIZE)
 194 #else
 195 #define CONFIG_SYS_MONITOR_LEN         0x100000
 196 #endif /* ifdef CONFIG_NXP_ESBC */
 197
 198 #endif
 199 #define CONFIG_SYS_BOOTM_LEN   (64 << 20)      /* Increase max gunzip size */
 200
 201 #endif /* __LS1088_COMMON_H */