include/configs/kilauea.h

   1 /*
   2  * Copyright (c) 2008 Nuovation System Designs, LLC
   3  *   Grant Erickson <gerickson@nuovations.com>
   4  *
   5  * (C) Copyright 2007
   6  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   7  *
   8  * See file CREDITS for list of people who contributed to this
   9  * project.
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /************************************************************************
  28  * kilauea.h - configuration for AMCC Kilauea (405EX)
  29  ***********************************************************************/
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 /*-----------------------------------------------------------------------
  35  * High Level Configuration Options
  36  *----------------------------------------------------------------------*/
  37 #define CONFIG_KILAUEA          1               /* Board is Kilauea     */
  38 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  39 #define CONFIG_405EX            1               /* Specifc 405EX support*/
  40 #define CONFIG_SYS_CLK_FREQ     33333333        /* ext frequency to pll */
  41
  42 #define CONFIG_BOARD_EARLY_INIT_F 1             /* Call board_early_init_f */
  43 #define CONFIG_MISC_INIT_R      1               /* Call misc_init_r     */
  44 #define CONFIG_BOARD_EMAC_COUNT
  45
  46 /*-----------------------------------------------------------------------
  47  * Base addresses -- Note these are effective addresses where the
  48  * actual resources get mapped (not physical addresses)
  49  *----------------------------------------------------------------------*/
  50 #define CFG_SDRAM_BASE          0x00000000
  51 #define CFG_FLASH_BASE          0xFC000000
  52 #define CFG_NAND_ADDR           0xF8000000
  53 #define CFG_FPGA_BASE           0xF0000000
  54 #define CFG_PERIPHERAL_BASE     0xEF600000      /* internal peripherals*/
  55 #define CFG_MONITOR_LEN         (384 * 1024)    /* Reserve 384 kB for Monitor   */
  56 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()  */
  57 #define CFG_MONITOR_BASE        (TEXT_BASE)
  58
  59 /*-----------------------------------------------------------------------
  60  * Initial RAM & Stack Pointer Configuration Options
  61  *
  62  *   There are traditionally three options for the primordial
  63  *   (i.e. initial) stack usage on the 405-series:
  64  *
  65  *      1) On-chip Memory (OCM) (i.e. SRAM)
  66  *      2) Data cache
  67  *      3) SDRAM
  68  *
  69  *   For the 405EX(r), there is no OCM, so we are left with (2) or (3)
  70  *   the latter of which is less than desireable since it requires
  71  *   setting up the SDRAM and ECC in assembly code.
  72  *
  73  *   To use (2), define 'CFG_INIT_DCACHE_CS' to be an unused chip
  74  *   select on the External Bus Controller (EBC) and then select a
  75  *   value for 'CFG_INIT_RAM_ADDR' outside of the range of valid,
  76  *   physical SDRAM. Otherwise, undefine 'CFG_INIT_DCACHE_CS' and
  77  *   select a value for 'CFG_INIT_RAM_ADDR' within the range of valid,
  78  *   physical SDRAM to use (3).
  79  *-----------------------------------------------------------------------*/
  80
  81 #define CFG_INIT_DCACHE_CS      4
  82
  83 #if defined(CFG_INIT_DCACHE_CS)
  84 #define CFG_INIT_RAM_ADDR       (CFG_SDRAM_BASE + ( 1 << 30))   /*  1 GiB */
  85 #else
  86 #define CFG_INIT_RAM_ADDR       (CFG_SDRAM_BASE + (32 << 20))   /* 32 MiB */
  87 #endif /* defined(CFG_INIT_DCACHE_CS) */
  88
  89 #define CFG_INIT_RAM_END        (4 << 10)                       /*  4 KiB */
  90 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  91 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  92
  93 /*
  94  * If the data cache is being used for the primordial stack and global
  95  * data area, the POST word must be placed somewhere else. The General
  96  * Purpose Timer (GPT) is unused by u-boot and the kernel and preserves
  97  * its compare and mask register contents across reset, so it is used
  98  * for the POST word.
  99  */
 100
 101 #if defined(CFG_INIT_DCACHE_CS)
 102 # define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 103 # define CFG_POST_ALT_WORD_ADDR (CFG_PERIPHERAL_BASE + GPT0_COMP6)
 104 #else
 105 # define CFG_INIT_EXTRA_SIZE    16
 106 # define CFG_INIT_SP_OFFSET     (CFG_GBL_DATA_OFFSET - CFG_INIT_EXTRA_SIZE)
 107 # define CFG_POST_WORD_ADDR     (CFG_GBL_DATA_OFFSET - 4)
 108 # define CFG_OCM_DATA_ADDR      CFG_INIT_RAM_ADDR
 109 #endif /* defined(CFG_INIT_DCACHE_CS) */
 110
 111 /*-----------------------------------------------------------------------
 112  * Serial Port
 113  *----------------------------------------------------------------------*/
 114 #define CFG_EXT_SERIAL_CLOCK    11059200        /* ext. 11.059MHz clk   */
 115 #define CONFIG_BAUDRATE         115200
 116 #define CONFIG_SERIAL_MULTI     1
 117 /* define this if you want console on UART1 */
 118 #undef CONFIG_UART1_CONSOLE
 119
 120 #define CFG_BAUDRATE_TABLE                                              \
 121         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 122
 123 /*-----------------------------------------------------------------------
 124  * Environment
 125  *----------------------------------------------------------------------*/
 126 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
 127 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars       */
 128 #else
 129 #define CFG_ENV_IS_IN_NAND      1       /* use NAND for environment vars        */
 130 #define CFG_ENV_IS_EMBEDDED     1       /* use embedded environment */
 131 #endif
 132
 133 /*-----------------------------------------------------------------------
 134  * FLASH related
 135  *----------------------------------------------------------------------*/
 136 #define CFG_FLASH_CFI                   /* The flash is CFI compatible  */
 137 #define CFG_FLASH_CFI_DRIVER            /* Use common CFI driver        */
 138
 139 #define CFG_FLASH_BANKS_LIST    {CFG_FLASH_BASE}
 140 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 141 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 142
 143 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 144 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 145
 146 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 147 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 148
 149 #ifdef CFG_ENV_IS_IN_FLASH
 150 #define CFG_ENV_SECT_SIZE       0x20000 /* size of one complete sector  */
 151 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE-CFG_ENV_SECT_SIZE)
 152 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 153
 154 /* Address and size of Redundant Environment Sector     */
 155 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR-CFG_ENV_SECT_SIZE)
 156 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 157 #endif /* CFG_ENV_IS_IN_FLASH */
 158
 159 /*
 160  * IPL (Initial Program Loader, integrated inside CPU)
 161  * Will load first 4k from NAND (SPL) into cache and execute it from there.
 162  *
 163  * SPL (Secondary Program Loader)
 164  * Will load special U-Boot version (NUB) from NAND and execute it. This SPL
 165  * has to fit into 4kByte. It sets up the CPU and configures the SDRAM
 166  * controller and the NAND controller so that the special U-Boot image can be
 167  * loaded from NAND to SDRAM.
 168  *
 169  * NUB (NAND U-Boot)
 170  * This NAND U-Boot (NUB) is a special U-Boot version which can be started
 171  * from RAM. Therefore it mustn't (re-)configure the SDRAM controller.
 172  *
 173  * On 405EX the SPL is copied to SDRAM before the NAND controller is
 174  * set up. While still running from location 0xfffff000...0xffffffff the
 175  * NAND controller cannot be accessed since it is attached to CS0 too.
 176  */
 177 #define CFG_NAND_BOOT_SPL_SRC   0xfffff000      /* SPL location                 */
 178 #define CFG_NAND_BOOT_SPL_SIZE  (4 << 10)       /* SPL size                     */
 179 #define CFG_NAND_BOOT_SPL_DST   0x00800000      /* Copy SPL here                */
 180 #define CFG_NAND_U_BOOT_DST     0x01000000      /* Load NUB to this addr        */
 181 #define CFG_NAND_U_BOOT_START   CFG_NAND_U_BOOT_DST /* Start NUB from this addr */
 182 #define CFG_NAND_BOOT_SPL_DELTA (CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)
 183
 184 /*
 185  * Define the partitioning of the NAND chip (only RAM U-Boot is needed here)
 186  */
 187 #define CFG_NAND_U_BOOT_OFFS    (16 << 10)      /* Offset to RAM U-Boot image   */
 188 #define CFG_NAND_U_BOOT_SIZE    (384 << 10)     /* Size of RAM U-Boot image     */
 189
 190 /*
 191  * Now the NAND chip has to be defined (no autodetection used!)
 192  */
 193 #define CFG_NAND_PAGE_SIZE      512             /* NAND chip page size          */
 194 #define CFG_NAND_BLOCK_SIZE     (16 << 10)      /* NAND chip block size         */
 195 #define CFG_NAND_PAGE_COUNT     32              /* NAND chip page count         */
 196 #define CFG_NAND_BAD_BLOCK_POS  5               /* Location of bad block marker */
 197 #define CFG_NAND_4_ADDR_CYCLE   1               /* Fourth addr used (>32MB)     */
 198
 199 #define CFG_NAND_ECCSIZE        256
 200 #define CFG_NAND_ECCBYTES       3
 201 #define CFG_NAND_ECCSTEPS       (CFG_NAND_PAGE_SIZE / CFG_NAND_ECCSIZE)
 202 #define CFG_NAND_OOBSIZE        16
 203 #define CFG_NAND_ECCTOTAL       (CFG_NAND_ECCBYTES * CFG_NAND_ECCSTEPS)
 204 #define CFG_NAND_ECCPOS         {0, 1, 2, 3, 6, 7}
 205
 206 #ifdef CFG_ENV_IS_IN_NAND
 207 /*
 208  * For NAND booting the environment is embedded in the U-Boot image. Please take
 209  * look at the file board/amcc/sequoia/u-boot-nand.lds for details.
 210  */
 211 #define CFG_ENV_SIZE            CFG_NAND_BLOCK_SIZE
 212 #define CFG_ENV_OFFSET          (CFG_NAND_U_BOOT_OFFS + CFG_ENV_SIZE)
 213 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET + CFG_ENV_SIZE)
 214 #endif
 215
 216 /*-----------------------------------------------------------------------
 217  * NAND FLASH
 218  *----------------------------------------------------------------------*/
 219 #define CFG_MAX_NAND_DEVICE     1
 220 #define NAND_MAX_CHIPS          1
 221 #define CFG_NAND_BASE           (CFG_NAND_ADDR + CFG_NAND_CS)
 222 #define CFG_NAND_SELECT_DEVICE  1       /* nand driver supports mutipl. chips   */
 223
 224 /*-----------------------------------------------------------------------
 225  * DDR SDRAM
 226  *----------------------------------------------------------------------*/
 227 #define CFG_MBYTES_SDRAM        (256)           /* 256MB                        */
 228
 229 #define CFG_SDRAM0_MB0CF_BASE   ((  0 << 20) + CFG_SDRAM_BASE)
 230
 231 /* DDR1/2 SDRAM Device Control Register Data Values */
 232 #define CFG_SDRAM0_MB0CF        ((CFG_SDRAM0_MB0CF_BASE >> 3)   | \
 233                                  SDRAM_RXBAS_SDSZ_256MB         | \
 234                                  SDRAM_RXBAS_SDAM_MODE7         | \
 235                                  SDRAM_RXBAS_SDBE_ENABLE)
 236 #define CFG_SDRAM0_MB1CF        SDRAM_RXBAS_SDBE_DISABLE
 237 #define CFG_SDRAM0_MB2CF        SDRAM_RXBAS_SDBE_DISABLE
 238 #define CFG_SDRAM0_MB3CF        SDRAM_RXBAS_SDBE_DISABLE
 239 #define CFG_SDRAM0_MCOPT1       0x04322000
 240 #define CFG_SDRAM0_MCOPT2       0x00000000
 241 #define CFG_SDRAM0_MODT0        0x01800000
 242 #define CFG_SDRAM0_MODT1        0x00000000
 243 #define CFG_SDRAM0_CODT         0x0080f837
 244 #define CFG_SDRAM0_RTR          0x06180000
 245 #define CFG_SDRAM0_INITPLR0     0xa8380000
 246 #define CFG_SDRAM0_INITPLR1     0x81900400
 247 #define CFG_SDRAM0_INITPLR2     0x81020000
 248 #define CFG_SDRAM0_INITPLR3     0x81030000
 249 #define CFG_SDRAM0_INITPLR4     0x81010404
 250 #define CFG_SDRAM0_INITPLR5     0x81000542
 251 #define CFG_SDRAM0_INITPLR6     0x81900400
 252 #define CFG_SDRAM0_INITPLR7     0x8D080000
 253 #define CFG_SDRAM0_INITPLR8     0x8D080000
 254 #define CFG_SDRAM0_INITPLR9     0x8D080000
 255 #define CFG_SDRAM0_INITPLR10    0x8D080000
 256 #define CFG_SDRAM0_INITPLR11    0x81000442
 257 #define CFG_SDRAM0_INITPLR12    0x81010780
 258 #define CFG_SDRAM0_INITPLR13    0x81010400
 259 #define CFG_SDRAM0_INITPLR14    0x00000000
 260 #define CFG_SDRAM0_INITPLR15    0x00000000
 261 #define CFG_SDRAM0_RQDC         0x80000038
 262 #define CFG_SDRAM0_RFDC         0x00000209
 263 #define CFG_SDRAM0_RDCC         0x40000000
 264 #define CFG_SDRAM0_DLCR         0x030000a5
 265 #define CFG_SDRAM0_CLKTR        0x80000000
 266 #define CFG_SDRAM0_WRDTR        0x00000000
 267 #define CFG_SDRAM0_SDTR1        0x80201000
 268 #define CFG_SDRAM0_SDTR2        0x32204232
 269 #define CFG_SDRAM0_SDTR3        0x080b0d1a
 270 #define CFG_SDRAM0_MMODE        0x00000442
 271 #define CFG_SDRAM0_MEMODE       0x00000404
 272
 273 /*-----------------------------------------------------------------------
 274  * I2C
 275  *----------------------------------------------------------------------*/
 276 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 277 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 278 #define CFG_I2C_SLAVE           0x7F
 279
 280 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  6       /* 24C02 requires 5ms delay */
 281 #define CFG_I2C_EEPROM_ADDR     0x52    /* I2C boot EEPROM (24C02BN)    */
 282 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 283
 284 /* Standard DTT sensor configuration */
 285 #define CONFIG_DTT_DS1775       1
 286 #define CONFIG_DTT_SENSORS      { 0 }
 287 #define CFG_I2C_DTT_ADDR        0x48
 288
 289 /* RTC configuration */
 290 #define CONFIG_RTC_DS1338       1
 291 #define CFG_I2C_RTC_ADDR        0x68
 292
 293 /*-----------------------------------------------------------------------
 294  * Ethernet
 295  *----------------------------------------------------------------------*/
 296 #define CONFIG_M88E1111_PHY     1
 297 #define CONFIG_IBM_EMAC4_V4     1
 298 #define CONFIG_MII              1       /* MII PHY management           */
 299 #define CONFIG_PHY_ADDR         1       /* PHY address, See schematics  */
 300
 301 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 302 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 303
 304 #define CONFIG_HAS_ETH0         1
 305
 306 #define CONFIG_NET_MULTI        1
 307 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 308 #define CONFIG_PHY1_ADDR        2
 309
 310 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 311
 312 #define CONFIG_PREBOOT  "echo;" \
 313         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
 314         "echo"
 315
 316 #undef  CONFIG_BOOTARGS
 317
 318 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 319         "logversion=2\0"                                                \
 320         "netdev=eth0\0"                                                 \
 321         "hostname=kilauea\0"                                            \
 322         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 323                 "nfsroot=${serverip}:${rootpath}\0"                     \
 324         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 325         "addip=setenv bootargs ${bootargs} "                            \
 326                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 327                 ":${hostname}:${netdev}:off panic=1\0"                  \
 328         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 329         "flash_self_old=run ramargs addip addtty;"                      \
 330                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 331         "flash_self=run ramargs addip addtty;"                          \
 332                 "bootm ${kernel_addr} ${ramdisk_addr} ${fdt_addr}\0"    \
 333         "flash_nfs_old=run nfsargs addip addtty;"                       \
 334                 "bootm ${kernel_addr}\0"                                \
 335         "flash_nfs=run nfsargs addip addtty;"                           \
 336                 "bootm ${kernel_addr} - ${fdt_addr}\0"                  \
 337         "net_nfs_old=tftp ${kernel_addr_r} ${bootfile};"                \
 338                 "run nfsargs addip addtty;bootm ${kernel_addr_r}\0"     \
 339         "net_nfs=tftp ${kernel_addr_r} ${bootfile}; "                   \
 340                 "tftp ${fdt_addr_r} ${fdt_file}; "                      \
 341                 "run nfsargs addip addtty;"                             \
 342                 "bootm ${kernel_addr_r} - ${fdt_addr_r}\0"              \
 343         "rootpath=/opt/eldk/ppc_4xx\0"                                  \
 344         "bootfile=kilauea/uImage\0"                                     \
 345         "fdt_file=kilauea/kilauea.dtb\0"                                \
 346         "kernel_addr_r=400000\0"                                        \
 347         "fdt_addr_r=800000\0"                                           \
 348         "kernel_addr=fc000000\0"                                        \
 349         "fdt_addr=fc1e0000\0"                                           \
 350         "ramdisk_addr=fc200000\0"                                       \
 351         "initrd_high=30000000\0"                                        \
 352         "load=tftp 200000 kilauea/u-boot.bin\0"                         \
 353         "update=protect off fffa0000 ffffffff;era fffa0000 ffffffff;"   \
 354                 "cp.b ${fileaddr} fffa0000 ${filesize};"                \
 355                 "setenv filesize;saveenv\0"                             \
 356         "upd=run load update\0"                                         \
 357         "nload=tftp 200000 kilauea/u-boot-nand.bin\0"                   \
 358         "nupdate=nand erase 0 60000;nand write 200000 0 60000;"         \
 359                 "setenv filesize;saveenv\0"                             \
 360         "nupd=run nload nupdate\0"                                      \
 361         "pciconfighost=1\0"                                             \
 362         "pcie_mode=RP:RP\0"                                             \
 363         ""
 364 #define CONFIG_BOOTCOMMAND      "run flash_self"
 365
 366 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 367
 368 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 369 #define CFG_LOADS_BAUD_CHANGE           /* allow baudrate change        */
 370
 371 /*
 372  * BOOTP options
 373  */
 374 #define CONFIG_BOOTP_BOOTFILESIZE
 375 #define CONFIG_BOOTP_BOOTPATH
 376 #define CONFIG_BOOTP_GATEWAY
 377 #define CONFIG_BOOTP_HOSTNAME
 378 #define CONFIG_BOOTP_SUBNETMASK
 379
 380 /*
 381  * Command line configuration.
 382  */
 383 #include <config_cmd_default.h>
 384
 385 #define CONFIG_CMD_ASKENV
 386 #define CONFIG_CMD_DATE
 387 #define CONFIG_CMD_DHCP
 388 #define CONFIG_CMD_DIAG
 389 #define CONFIG_CMD_DTT
 390 #define CONFIG_CMD_EEPROM
 391 #define CONFIG_CMD_ELF
 392 #define CONFIG_CMD_I2C
 393 #define CONFIG_CMD_IRQ
 394 #define CONFIG_CMD_LOG
 395 #define CONFIG_CMD_MII
 396 #define CONFIG_CMD_NAND
 397 #define CONFIG_CMD_NET
 398 #define CONFIG_CMD_NFS
 399 #define CONFIG_CMD_PCI
 400 #define CONFIG_CMD_PING
 401 #define CONFIG_CMD_REGINFO
 402 #define CONFIG_CMD_SNTP
 403
 404 /* POST support */
 405 #define CONFIG_POST             (CFG_POST_CACHE         | \
 406                                  CFG_POST_CPU           | \
 407                                  CFG_POST_ETHER         | \
 408                                  CFG_POST_I2C           | \
 409                                  CFG_POST_MEMORY        | \
 410                                  CFG_POST_UART)
 411
 412 /* Define here the base-addresses of the UARTs to test in POST */
 413 #define CFG_POST_UART_TABLE     {UART0_BASE, UART1_BASE}
 414
 415 #define CONFIG_LOGBUFFER
 416 #define CFG_POST_CACHE_ADDR     0x00800000 /* free virtual address      */
 417
 418 #define CFG_CONSOLE_IS_IN_ENV /* Otherwise it catches logbuffer as output */
 419
 420 #undef CONFIG_WATCHDOG                  /* watchdog disabled            */
 421
 422 /*-----------------------------------------------------------------------
 423  * Miscellaneous configurable options
 424  *----------------------------------------------------------------------*/
 425 #define CFG_LONGHELP                    /* undef to save memory         */
 426 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 427 #if defined(CONFIG_CMD_KGDB)
 428 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 429 #else
 430 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 431 #endif
 432 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 433 #define CFG_MAXARGS             16      /* max number of command args   */
 434 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 435
 436 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 437 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 438
 439 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 440 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 441
 442 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 443
 444 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 445 #define CONFIG_LOOPW            1       /* enable loopw command         */
 446 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 447 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 448 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 449 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 450
 451 /*-----------------------------------------------------------------------
 452  * PCI stuff
 453  *----------------------------------------------------------------------*/
 454 #define CONFIG_PCI                      /* include pci support          */
 455 #define CONFIG_PCI_PNP          1       /* do pci plug-and-play         */
 456 #define CONFIG_PCI_SCAN_SHOW    1       /* show pci devices on startup  */
 457 #define CONFIG_PCI_CONFIG_HOST_BRIDGE
 458
 459 /*-----------------------------------------------------------------------
 460  * PCIe stuff
 461  *----------------------------------------------------------------------*/
 462 #define CFG_PCIE_MEMBASE        0x90000000      /* mapped PCIe memory   */
 463 #define CFG_PCIE_MEMSIZE        0x08000000      /* 128 Meg, smallest incr per port */
 464
 465 #define CFG_PCIE0_CFGBASE       0xa0000000      /* remote access */
 466 #define CFG_PCIE0_XCFGBASE      0xb0000000      /* local access */
 467 #define CFG_PCIE0_CFGMASK       0xe0000001      /* 512 Meg */
 468
 469 #define CFG_PCIE1_CFGBASE       0xc0000000      /* remote access */
 470 #define CFG_PCIE1_XCFGBASE      0xd0000000      /* local access */
 471 #define CFG_PCIE1_CFGMASK       0xe0000001      /* 512 Meg */
 472
 473 #define CFG_PCIE0_UTLBASE       0xef502000
 474 #define CFG_PCIE1_UTLBASE       0xef503000
 475
 476 /* base address of inbound PCIe window */
 477 #define CFG_PCIE_INBOUND_BASE   0x0000000000000000ULL
 478
 479 /*
 480  * For booting Linux, the board info and command line data
 481  * have to be in the first 8 MB of memory, since this is
 482  * the maximum mapped by the Linux kernel during initialization.
 483  */
 484 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 485
 486 /*-----------------------------------------------------------------------
 487  * External Bus Controller (EBC) Setup
 488  *----------------------------------------------------------------------*/
 489 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 490 /* booting from NAND, so NAND chips select has to be on CS 0 */
 491 #define CFG_NAND_CS             0               /* NAND chip connected to CSx   */
 492
 493 /* Memory Bank 1 (NOR-FLASH) initialization                                     */
 494 #define CFG_EBC_PB1AP           0x05806500
 495 #define CFG_EBC_PB1CR           0xFC0DA000  /* BAS=0xFC0,BS=64MB,BU=R/W,BW=16bit*/
 496
 497 /* Memory Bank 0 (NAND-FLASH) initialization                                    */
 498 #define CFG_EBC_PB0AP           0x018003c0
 499 #define CFG_EBC_PB0CR           (CFG_NAND_ADDR | 0x1e000)
 500 #else
 501 #define CFG_NAND_CS             1               /* NAND chip connected to CSx   */
 502
 503 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 504 #define CFG_EBC_PB0AP           0x05806500
 505 #define CFG_EBC_PB0CR           0xFC0DA000  /* BAS=0xFC0,BS=64MB,BU=R/W,BW=16bit*/
 506
 507 /* Memory Bank 1 (NAND-FLASH) initialization                                    */
 508 #define CFG_EBC_PB1AP           0x018003c0
 509 #define CFG_EBC_PB1CR           (CFG_NAND_ADDR | 0x1e000)
 510 #endif
 511
 512 /* Memory Bank 2 (FPGA) initialization                                          */
 513 #define CFG_EBC_PB2AP           0x9400C800
 514 #define CFG_EBC_PB2CR           (CFG_FPGA_BASE | 0x18000)
 515
 516 #define CFG_EBC_CFG             0x7FC00000 /*  EBC0_CFG */
 517
 518 /*-----------------------------------------------------------------------
 519  * GPIO Setup
 520  *----------------------------------------------------------------------*/
 521 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 522 {                                                                                       \
 523 /* GPIO Core 0 */                                                                       \
 524 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO0 EBC_DATA_PAR(0)                 */      \
 525 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO1 EBC_DATA_PAR(1)                 */      \
 526 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO2 EBC_DATA_PAR(2)                 */      \
 527 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO3 EBC_DATA_PAR(3)                 */      \
 528 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO4 EBC_DATA(20)    USB2_DATA(4)    */      \
 529 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO5 EBC_DATA(21)    USB2_DATA(5)    */      \
 530 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO6 EBC_DATA(22)    USB2_DATA(6)    */      \
 531 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO7 EBC_DATA(23)    USB2_DATA(7)    */      \
 532 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 CS(1)/NFCE(1)   IRQ(7)          */      \
 533 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 CS(2)/NFCE(2)   IRQ(8)          */      \
 534 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 CS(3)/NFCE(3)  IRQ(9)          */      \
 535 {GPIO0_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 IRQ(6)                         */      \
 536 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO12 EBC_DATA(16)   USB2_DATA(0)    */      \
 537 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO13 EBC_DATA(17)   USB2_DATA(1)    */      \
 538 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO14 EBC_DATA(18)   USB2_DATA(2)    */      \
 539 {GPIO0_BASE, GPIO_BI,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO15 EBC_DATA(19)   USB2_DATA(3)    */      \
 540 {GPIO0_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 UART0_DCD      UART1_CTS       */      \
 541 {GPIO0_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 UART0_DSR      UART1_RTS       */      \
 542 {GPIO0_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 UART0_CTS                      */      \
 543 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 UART0_RTS                      */      \
 544 {GPIO0_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO20 UART0_DTR      UART1_TX        */      \
 545 {GPIO0_BASE, GPIO_IN,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO21 UART0_RI       UART1_RX        */      \
 546 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO22 EBC_HOLD_REQ   DMA_ACK2        */      \
 547 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO23 EBC_HOLD_ACK   DMA_REQ2        */      \
 548 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO24 EBC_EXT_REQ    DMA_EOT2        IRQ(4) */ \
 549 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO25 EBC_EXT_ACK    DMA_ACK3        IRQ(3) */ \
 550 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 EBC_ADDR(5)    DMA_EOT0        TS(3) */ \
 551 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO27 EBC_BUS_REQ    DMA_EOT3        IRQ(5) */ \
 552 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO28                                */      \
 553 {GPIO0_BASE, GPIO_IN,  GPIO_ALT2, GPIO_OUT_0}, /* GPIO29 DMA_EOT1       IRQ(2)          */      \
 554 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO30 DMA_REQ1       IRQ(1)          */      \
 555 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO31 DMA_ACK1       IRQ(0)          */      \
 556 }                                                                                               \
 557 }
 558
 559 /*
 560  * Internal Definitions
 561  *
 562  * Boot Flags
 563  */
 564 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 565 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 566
 567 #if defined(CONFIG_CMD_KGDB)
 568 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 569 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 570 #endif
 571
 572 /*-----------------------------------------------------------------------
 573  * Some Kilauea stuff..., mainly fpga registers
 574  */
 575 #define CFG_FPGA_REG_BASE               CFG_FPGA_BASE
 576 #define CFG_FPGA_FIFO_BASE              (in32(CFG_FPGA_BASE) | (1 << 10))
 577
 578 /* interrupt */
 579 #define CFG_FPGA_SLIC0_R_DPRAM_INT      0x80000000
 580 #define CFG_FPGA_SLIC0_W_DPRAM_INT      0x40000000
 581 #define CFG_FPGA_SLIC1_R_DPRAM_INT      0x20000000
 582 #define CFG_FPGA_SLIC1_W_DPRAM_INT      0x10000000
 583 #define CFG_FPGA_PHY0_INT               0x08000000
 584 #define CFG_FPGA_PHY1_INT               0x04000000
 585 #define CFG_FPGA_SLIC0_INT              0x02000000
 586 #define CFG_FPGA_SLIC1_INT              0x01000000
 587
 588 /* DPRAM setting */
 589 /* 00: 32B; 01: 64B; 10: 128B; 11: 256B  */
 590 #define CFG_FPGA_DPRAM_R_INT_LINE       0x00400000      /* 64 B */
 591 #define CFG_FPGA_DPRAM_W_INT_LINE       0x00100000      /* 64 B */
 592 #define CFG_FPGA_DPRAM_RW_TYPE          0x00080000
 593 #define CFG_FPGA_DPRAM_RST              0x00040000
 594 #define CFG_FPGA_UART0_FO               0x00020000
 595 #define CFG_FPGA_UART1_FO               0x00010000
 596
 597 /* loopback */
 598 #define CFG_FPGA_CHIPSIDE_LOOPBACK      0x00004000
 599 #define CFG_FPGA_LINESIDE_LOOPBACK      0x00008000
 600 #define CFG_FPGA_SLIC0_ENABLE           0x00002000
 601 #define CFG_FPGA_SLIC1_ENABLE           0x00001000
 602 #define CFG_FPGA_SLIC0_CS               0x00000800
 603 #define CFG_FPGA_SLIC1_CS               0x00000400
 604 #define CFG_FPGA_USER_LED0              0x00000200
 605 #define CFG_FPGA_USER_LED1              0x00000100
 606
 607 /* pass open firmware flat tree */
 608 #define CONFIG_OF_LIBFDT        1
 609 #define CONFIG_OF_BOARD_SETUP   1
 610
 611 #endif  /* __CONFIG_H */