* Fix PHY address argument passing with mii info command
[platform/kernel/u-boot.git] / include / configs / hymod.h
1 /*
2  * (C) Copyright 2000
3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * Config header file for Hymod board
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
37 #define CONFIG_HYMOD            1       /* ...on a Hymod board          */
38 #define CONFIG_CPM2             1       /* Has a CPM2 */
39
40 #define CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
41
42 #define CONFIG_BOARD_POSTCLK_INIT       /* have board_postclk_init() function */
43
44 /*
45  * select serial console configuration
46  *
47  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
48  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
49  * for SCC).
50  *
51  * if CONFIG_CONS_NONE is defined, then the serial console routines must
52  * defined elsewhere (for example, on the cogent platform, there are serial
53  * ports on the motherboard which are used for the serial console - see
54  * cogent/cma101/serial.[ch]).
55  */
56 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
57 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
58 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
59 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
60 #define CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
61 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
62 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
63
64 /*
65  * select ethernet configuration
66  *
67  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
68  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
69  * for FCC)
70  *
71  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
72  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
73  * from CONFIG_COMMANDS to remove support for networking.
74  */
75 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
76 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
77 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
78 #define CONFIG_ETHER_INDEX      1       /* which channel for ether      */
79 #define CONFIG_ETHER_LOOPBACK_TEST      /* add ether external loopback test */
80
81 #ifdef CONFIG_ETHER_ON_FCC
82
83 #if (CONFIG_ETHER_INDEX == 1)
84
85 /*
86  * - Rx-CLK is CLK10
87  * - Tx-CLK is CLK11
88  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
89  * - Enable Full Duplex in FSMR
90  */
91 # define CFG_CMXFCR_MASK        (CMXFCR_FC1|CMXFCR_RF1CS_MSK|CMXFCR_TF1CS_MSK)
92 # define CFG_CMXFCR_VALUE       (CMXFCR_RF1CS_CLK10|CMXFCR_TF1CS_CLK11)
93 # define CFG_CPMFCR_RAMTYPE     0
94 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
95
96 # define MDIO_PORT              0               /* Port A */
97 # define MDIO_DATA_PINMASK      0x00040000      /* Pin 13 */
98 # define MDIO_CLCK_PINMASK      0x00080000      /* Pin 12 */
99
100 #elif (CONFIG_ETHER_INDEX == 2)
101
102 /*
103  * - Rx-CLK is CLK13
104  * - Tx-CLK is CLK14
105  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
106  * - Enable Full Duplex in FSMR
107  */
108 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
109 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
110 # define CFG_CPMFCR_RAMTYPE     0
111 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
112
113 # define MDIO_PORT              0               /* Port A */
114 # define MDIO_DATA_PINMASK      0x00000040      /* Pin 25 */
115 # define MDIO_CLCK_PINMASK      0x00000080      /* Pin 24 */
116
117 #elif (CONFIG_ETHER_INDEX == 3)
118
119 /*
120  * - Rx-CLK is CLK15
121  * - Tx-CLK is CLK16
122  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
123  * - Enable Full Duplex in FSMR
124  */
125 # define CFG_CMXFCR_MASK        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
126 # define CFG_CMXFCR_VALUE       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
127 # define CFG_CPMFCR_RAMTYPE     0
128 # define CFG_FCC_PSMR           (FCC_PSMR_FDE|FCC_PSMR_LPB)
129
130 # define MDIO_PORT              0               /* Port A */
131 # define MDIO_DATA_PINMASK      0x00000100      /* Pin 23 */
132 # define MDIO_CLCK_PINMASK      0x00000200      /* Pin 22 */
133
134 #endif  /* CONFIG_ETHER_INDEX */
135
136 #define CONFIG_MII                      /* MII PHY management   */
137 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
138
139 #define MDIO_ACTIVE     (iop->pdir |=  MDIO_DATA_PINMASK)
140 #define MDIO_TRISTATE   (iop->pdir &= ~MDIO_DATA_PINMASK)
141 #define MDIO_READ       ((iop->pdat &  MDIO_DATA_PINMASK) != 0)
142
143 #define MDIO(bit)       if(bit) iop->pdat |=  MDIO_DATA_PINMASK; \
144                         else    iop->pdat &= ~MDIO_DATA_PINMASK
145
146 #define MDC(bit)        if(bit) iop->pdat |=  MDIO_CLCK_PINMASK; \
147                         else    iop->pdat &= ~MDIO_CLCK_PINMASK
148
149 #define MIIDELAY        udelay(1)
150
151 #endif  /* CONFIG_ETHER_ON_FCC */
152
153
154 /* other options */
155 #define CONFIG_HARD_I2C         1       /* To enable I2C hardware support       */
156 #define CONFIG_DTT_ADM1021      1       /* ADM1021 temp sensor support */
157
158 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
159 #ifdef DEBUG
160 #define CONFIG_8260_CLKIN       33333333        /* in Hz */
161 #else
162 #define CONFIG_8260_CLKIN       66666666        /* in Hz */
163 #endif
164
165 #if defined(CONFIG_CONS_USE_EXTC)
166 #define CONFIG_BAUDRATE         115200
167 #else
168 #define CONFIG_BAUDRATE         9600
169 #endif
170
171 /* default ip addresses - these will be overridden */
172 #define CONFIG_IPADDR           192.168.1.1     /* hymod "boot" address */
173 #define CONFIG_SERVERIP         192.168.1.254   /* hymod "server" address */
174
175 #define CONFIG_LAST_STAGE_INIT
176
177 #define CONFIG_COMMANDS         (CFG_CMD_ALL & ~( \
178                                         CFG_CMD_BEDBUG  | \
179                                         CFG_CMD_BMP     | \
180                                         CFG_CMD_DISPLAY | \
181                                         CFG_CMD_DOC     | \
182                                         CFG_CMD_EXT2    | \
183                                         CFG_CMD_FDC     | \
184                                         CFG_CMD_FDOS    | \
185                                         CFG_CMD_FPGA    | \
186                                         CFG_CMD_HWFLOW  | \
187                                         CFG_CMD_IDE     | \
188                                         CFG_CMD_JFFS2   | \
189                                         CFG_CMD_NAND    | \
190                                         CFG_CMD_MMC     | \
191                                         CFG_CMD_PCMCIA  | \
192                                         CFG_CMD_PCI     | \
193                                         CFG_CMD_USB     | \
194                                         CFG_CMD_REISER  | \
195                                         CFG_CMD_SCSI    | \
196                                         CFG_CMD_SPI     | \
197                                         CFG_CMD_UNIVERSE| \
198                                         CFG_CMD_VFD     | \
199                                         CFG_CMD_XIMG    ) )
200
201 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
202 #include <cmd_confdefs.h>
203
204 #ifdef DEBUG
205 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
206 #else
207 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
208 #define CONFIG_BOOT_RETRY_TIME 30       /* retry autoboot after 30 secs */
209 #define CONFIG_BOOT_RETRY_MIN   1       /* can go down to 1 second timeout */
210 /* Be selective on what keys can delay or stop the autoboot process
211  *      To stop use: " "
212  */
213 #define CONFIG_AUTOBOOT_KEYED
214 #define CONFIG_AUTOBOOT_PROMPT          "Autobooting in %d seconds, " \
215                                         "press <SPACE> to stop\n"
216 #define CONFIG_AUTOBOOT_STOP_STR        " "
217 #undef CONFIG_AUTOBOOT_DELAY_STR
218 #define DEBUG_BOOTKEYS          0
219 #endif
220
221 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
222 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
223 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
224 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
225 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
226 #define CONFIG_KGDB_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
227 #define CONFIG_KGDB_EXTC_RATE   3686400 /* serial ext clk rate in Hz */
228 #define CONFIG_KGDB_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9,1=CLK5/CLK15*/
229 # if defined(CONFIG_KGDB_USE_EXTC)
230 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
231 # else
232 #define CONFIG_KGDB_BAUDRATE    9600    /* speed to run kgdb serial port at */
233 # endif
234 #endif
235
236 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
237
238 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
239
240 /*
241  * Hymod specific configurable options
242  */
243 #undef  CFG_HYMOD_DBLEDS                        /* walk mezz board LEDs */
244
245 /*
246  * Miscellaneous configurable options
247  */
248 #define CFG_LONGHELP                    /* undef to save memory         */
249 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
250 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
251 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
252 #else
253 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
254 #endif
255 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
256 #define CFG_MAXARGS     16              /* max number of command args   */
257 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
258
259 #define CFG_MEMTEST_START       0x00400000      /* memtest works on     */
260 #define CFG_MEMTEST_END         0x03c00000      /* 4 ... 60 MB in DRAM  */
261
262 #define CFG_CLKS_IN_HZ          1       /* everything, incl board info, in Hz */
263
264 #define CFG_LOAD_ADDR           0x100000        /* default load address */
265
266 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
267
268 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
269
270 #define CFG_I2C_SPEED           50000
271 #define CFG_I2C_SLAVE           0x7e
272
273 /* these are for the ST M24C02 2kbit serial i2c eeprom */
274 #define CFG_I2C_EEPROM_ADDR     0x50            /* base address */
275 #define CFG_I2C_EEPROM_ADDR_LEN 1               /* bytes of address */
276 /* mask of address bits that overflow into the "EEPROM chip address"    */
277 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
278
279 #define CFG_EEPROM_PAGE_WRITE_ENABLE    1       /* write eeprom in pages */
280 #define CFG_EEPROM_PAGE_WRITE_BITS      4       /* 16 byte write page size */
281 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
282
283 #define CFG_I2C_MULTI_EEPROMS   1               /* hymod has two eeproms */
284
285 #define CFG_I2C_RTC_ADDR        0x51    /* philips PCF8563 RTC address */
286
287 /*
288  * standard dtt sensor configuration - bottom bit will determine local or
289  * remote sensor of the ADM1021, the rest determines index into
290  * CFG_DTT_ADM1021 array below.
291  *
292  * On HYMOD board, the remote sensor should be connected to the MPC8260
293  * temperature diode thingy, but an errata said this didn't work and
294  * should be disabled - so it isn't connected.
295  */
296 #if 0
297 #define CONFIG_DTT_SENSORS              { 0, 1 }
298 #else
299 #define CONFIG_DTT_SENSORS              { 0 }
300 #endif
301
302 /*
303  * ADM1021 temp sensor configuration (see dtt/adm1021.c for details).
304  * there will be one entry in this array for each two (dummy) sensors in
305  * CONFIG_DTT_SENSORS.
306  *
307  * For HYMOD board:
308  * - only one ADM1021
309  * - i2c addr 0x2a (both ADD0 and ADD1 are N/C)
310  * - conversion rate 0x02 = 0.25 conversions/second
311  * - ALERT ouput disabled
312  * - local temp sensor enabled, min set to 0 deg, max set to 85 deg
313  * - remote temp sensor disabled (see comment for CONFIG_DTT_SENSORS above)
314  */
315 #define CFG_DTT_ADM1021         { { 0x2a, 0x02, 0, 1, 0, 85, 0, } }
316
317 /*
318  * Low Level Configuration Settings
319  * (address mappings, register initial values, etc.)
320  * You should know what you are doing if you make changes here.
321  */
322
323 /*-----------------------------------------------------------------------
324  * Hard Reset Configuration Words
325  *
326  * if you change bits in the HRCW, you must also change the CFG_*
327  * defines for the various registers affected by the HRCW e.g. changing
328  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
329  */
330 #ifdef DEBUG
331 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
332                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
333                          HRCW_MODCK_H0010)
334 #else
335 #define CFG_HRCW_MASTER (HRCW_BPS11|HRCW_CIP|HRCW_L2CPC01|HRCW_DPPC10|\
336                          HRCW_ISB100|HRCW_BMS|HRCW_MMR11|HRCW_APPC10|\
337                          HRCW_MODCK_H0101)
338 #endif
339 /* no slaves so just duplicate the master hrcw */
340 #define CFG_HRCW_SLAVE1 CFG_HRCW_MASTER
341 #define CFG_HRCW_SLAVE2 CFG_HRCW_MASTER
342 #define CFG_HRCW_SLAVE3 CFG_HRCW_MASTER
343 #define CFG_HRCW_SLAVE4 CFG_HRCW_MASTER
344 #define CFG_HRCW_SLAVE5 CFG_HRCW_MASTER
345 #define CFG_HRCW_SLAVE6 CFG_HRCW_MASTER
346 #define CFG_HRCW_SLAVE7 CFG_HRCW_MASTER
347
348 /*-----------------------------------------------------------------------
349  * Internal Memory Mapped Register
350  */
351 #define CFG_IMMR                0xF0000000
352
353 /*-----------------------------------------------------------------------
354  * Definitions for initial stack pointer and data area (in DPRAM)
355  */
356 #define CFG_INIT_RAM_ADDR       CFG_IMMR
357 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
358 #define CFG_GBL_DATA_SIZE       128  /* size in bytes reserved for initial data */
359 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
360 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
361
362 /*-----------------------------------------------------------------------
363  * Start addresses for the final memory configuration
364  * (Set up by the startup code)
365  * Please note that CFG_SDRAM_BASE _must_ start at 0
366  */
367 #define CFG_SDRAM_BASE          0x00000000
368 #define CFG_FLASH_BASE          TEXT_BASE
369 #define CFG_MONITOR_BASE        TEXT_BASE
370 #define CFG_FPGA_BASE           0x80000000
371 /*
372  * unfortunately, CFG_MONITOR_LEN must include the
373  * (very large i.e. 256kB) environment flash sector
374  */
375 #define CFG_MONITOR_LEN         (512 << 10)     /* Reserve 512 kB for Monitor*/
376 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()*/
377
378 /*
379  * For booting Linux, the board info and command line data
380  * have to be in the first 8 MB of memory, since this is
381  * the maximum mapped by the Linux kernel during initialization.
382  */
383 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Mem map for Linux*/
384
385 /*-----------------------------------------------------------------------
386  * FLASH organization
387  */
388 #define CFG_MAX_FLASH_BANKS     2       /* max num of memory banks      */
389 #define CFG_MAX_FLASH_SECT      67      /* max num of sects on one chip */
390
391 #define CFG_FLASH_ERASE_TOUT    120000  /* Flash Erase Timeout (in ms)  */
392 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (in ms)  */
393
394 #define CFG_ENV_IS_IN_FLASH     1
395 #define CFG_ENV_SIZE            0x40000 /* Total Size of Environment Sector */
396 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sect real size */
397 #define CFG_ENV_ADDR    (CFG_FLASH_BASE+CFG_MONITOR_LEN-CFG_ENV_SECT_SIZE)
398
399 /*-----------------------------------------------------------------------
400  * Cache Configuration
401  */
402 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
403 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
404 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value*/
405 #endif
406
407 /*-----------------------------------------------------------------------
408  * HIDx - Hardware Implementation-dependent Registers                    2-11
409  *-----------------------------------------------------------------------
410  * HID0 also contains cache control - initially enable both caches and
411  * invalidate contents, then the final state leaves only the instruction
412  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
413  * but Soft reset does not.
414  *
415  * HID1 has only read-only information - nothing to set.
416  */
417 #define CFG_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
418                                 HID0_IFEM|HID0_ABE)
419 #ifdef DEBUG
420 #define CFG_HID0_FINAL  0
421 #else
422 #define CFG_HID0_FINAL  (HID0_ICE|HID0_IFEM|HID0_ABE)
423 #endif
424 #define CFG_HID2        0
425
426 /*-----------------------------------------------------------------------
427  * RMR - Reset Mode Register                                     5-5
428  *-----------------------------------------------------------------------
429  * turn on Checkstop Reset Enable
430  */
431 #ifdef DEBUG
432 #define CFG_RMR         0
433 #else
434 #define CFG_RMR         RMR_CSRE
435 #endif
436
437 /*-----------------------------------------------------------------------
438  * BCR - Bus Configuration                                       4-25
439  *-----------------------------------------------------------------------
440  */
441 #define CFG_BCR         (BCR_ETM)
442
443 /*-----------------------------------------------------------------------
444  * SIUMCR - SIU Module Configuration                             4-31
445  *-----------------------------------------------------------------------
446  */
447 #define CFG_SIUMCR      (SIUMCR_DPPC10|SIUMCR_L2CPC01|\
448                          SIUMCR_APPC10|SIUMCR_MMR11)
449
450 /*-----------------------------------------------------------------------
451  * SYPCR - System Protection Control                             4-35
452  * SYPCR can only be written once after reset!
453  *-----------------------------------------------------------------------
454  * Watchdog & Bus Monitor Timer max, 60x & Local Bus Monitor enable
455  */
456 #if defined(CONFIG_WATCHDOG)
457 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
458                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
459 #else
460 #define CFG_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
461                          SYPCR_SWRI|SYPCR_SWP)
462 #endif /* CONFIG_WATCHDOG */
463
464 /*-----------------------------------------------------------------------
465  * TMCNTSC - Time Counter Status and Control                     4-40
466  *-----------------------------------------------------------------------
467  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
468  * and enable Time Counter
469  */
470 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
471
472 /*-----------------------------------------------------------------------
473  * PISCR - Periodic Interrupt Status and Control                 4-42
474  *-----------------------------------------------------------------------
475  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
476  * Periodic timer
477  */
478 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
479
480 /*-----------------------------------------------------------------------
481  * SCCR - System Clock Control                                   9-8
482  *-----------------------------------------------------------------------
483  * Ensure DFBRG is Divide by 16
484  */
485 #define CFG_SCCR        (SCCR_DFBRG01)
486
487 /*-----------------------------------------------------------------------
488  * RCCR - RISC Controller Configuration                         13-7
489  *-----------------------------------------------------------------------
490  */
491 #define CFG_RCCR        0
492
493 /*
494  * Init Memory Controller:
495  *
496  * Bank Bus     Machine PortSz  Device
497  * ---- ---     ------- ------  ------
498  *  0   60x     GPCM    32 bit  FLASH
499  *  1   60x     GPCM    32 bit  FLASH (same as 0 - unused for now)
500  *  2   60x     SDRAM   64 bit  SDRAM
501  *  3   Local   UPMC     8 bit  Main Xilinx configuration
502  *  4   Local   GPCM    32 bit  Main Xilinx register mode
503  *  5   Local   UPMB    32 bit  Main Xilinx port mode
504  *  6   Local   UPMC     8 bit  Mezz Xilinx configuration
505  */
506
507 /*
508  * Bank 0 - FLASH
509  *
510  * Quotes from the HYMOD IO Board Reference manual:
511  *
512  * "The flash memory is two Intel StrataFlash chips, each configured for
513  *  16 bit operation and connected to give a 32 bit wide port."
514  *
515  * "The chip select logic is configured to respond to both *CS0 and *CS1.
516  *  Therefore the FLASH memory will be mapped to both bank 0 and bank 1.
517  *  It is suggested that bank 0 be read-only and bank 1 be read/write. The
518  *  FLASH will then appear as ROM during boot."
519  *
520  * Initially, we are only going to use bank 0 in read/write mode.
521  */
522
523 /* 32 bit, read-write, GPCM on 60x bus */
524 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE&BRx_BA_MSK)|\
525                                 BRx_PS_32|BRx_MS_GPCM_P|BRx_V)
526 /* up to 32 Mb */
527 #define CFG_OR0_PRELIM  (MEG_TO_AM(32)|ORxG_CSNT|ORxG_ACS_DIV2|ORxG_SCY_10_CLK)
528
529 /*
530  * Bank 2 - SDRAM
531  *
532  * Quotes from the HYMOD IO Board Reference manual:
533  *
534  * "The main memory is implemented using TC59SM716FTL-10 SDRAM and has a
535  *  fixed size of 64 Mbytes. The Toshiba TC59SM716FTL-10 is a CMOS synchronous
536  *  dynamic random access memory organised as 4 banks by 4096 rows by 512
537  *  columns by 16 bits. Four chips provide a 64-bit port on the 60x bus."
538  *
539  * "The locations in SDRAM are accessed using multiplexed address pins to
540  *  specify row and column. The pins also act to specify commands. The state
541  *  of the inputs *RAS, *CAS and *WE defines the required action. The a10/AP
542  *  pin may function as a row address or as the AUTO PRECHARGE control line,
543  *  depending on the cycle type. The 60x bus SDRAM machine allows the MPC8260
544  *  address lines to be configured to the required multiplexing scheme."
545  */
546
547 #define CFG_SDRAM_SIZE  64
548
549 /* 64 bit, read-write, SDRAM on 60x bus */
550 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE&BRx_BA_MSK)|\
551                                 BRx_PS_64|BRx_MS_SDRAM_P|BRx_V)
552 /* 64 Mb, 4 int banks per dev, row start addr bit = A6, 12 row addr lines */
553 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM_SIZE)|\
554                                 ORxS_BPD_4|ORxS_ROWST_PBI1_A6|ORxS_NUMR_12)
555
556 /*
557  * The 60x Bus SDRAM Mode Register (PDSMR) is set as follows:
558  *
559  * Page Based Interleaving, Refresh Enable, Address Multiplexing where A5
560  * is output on A16 pin (A6 on A17, and so on), use address pins A14-A16
561  * as bank select, A7 is output on SDA10 during an ACTIVATE command,
562  * earliest timing for ACTIVATE command after REFRESH command is 6 clocks,
563  * earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
564  * is 2 clocks, earliest timing for READ/WRITE command after ACTIVATE
565  * command is 2 clocks, earliest timing for PRECHARGE after last data
566  * was read is 1 clock, earliest timing for PRECHARGE after last data
567  * was written is 1 clock, CAS Latency is 2.
568  */
569
570 #define CFG_PSDMR       (PSDMR_PBI|PSDMR_SDAM_A16_IS_A5|\
571                                 PSDMR_BSMA_A14_A16|PSDMR_SDA10_PBI1_A7|\
572                                 PSDMR_RFRC_6_CLK|PSDMR_PRETOACT_2W|\
573                                 PSDMR_ACTTORW_2W|PSDMR_LDOTOPRE_1C|\
574                                 PSDMR_WRC_1C|PSDMR_CL_2)
575
576 /*
577  * The 60x bus-assigned SDRAM Refresh Timer (PSRT) (10-31) and the Refresh
578  * Timers Prescale (PTP) value in the Memory Refresh Timer Prescaler Register
579  * (MPTPR) (10-32) must also be set up (it used to be called the Periodic Timer
580  * Prescaler, hence the P instead of the R). The refresh timer period is given
581  * by (note that there was a change in the 8260 UM Errata):
582  *
583  *      TimerPeriod = (PSRT + 1) / Fmptc
584  *
585  * where Fmptc is the BusClock divided by PTP. i.e.
586  *
587  *      TimerPeriod = (PSRT + 1) / (BusClock / PTP)
588  *
589  * or
590  *
591  *      TImerPeriod = (PTP * (PSRT + 1)) / BusClock
592  *
593  * The requirement for the Toshiba TC59SM716FTL-10 is that there must be
594  * 4K refresh cycles every 64 ms. i.e. one refresh cycle every 64000/4096
595  * = 15.625 usecs.
596  *
597  * So PTP * (PSRT + 1) <= 15.625 * BusClock. At 66.666MHz, PSRT=31 and PTP=32
598  * appear to be reasonable.
599  */
600
601 #ifdef DEBUG
602 #define CFG_PSRT        39
603 #define CFG_MPTPR       MPTPR_PTP_DIV8
604 #else
605 #define CFG_PSRT        31
606 #define CFG_MPTPR       MPTPR_PTP_DIV32
607 #endif
608
609 /*
610  * Banks 3,4,5 and 6 - FPGA access
611  *
612  * Quotes from the HYMOD IO Board Reference manual:
613  *
614  * "The IO Board is fitted with a Xilinx XCV300E main FPGA. Provision is made
615  *  for configuring an optional FPGA on the mezzanine interface.
616  *
617  *  Access to the FPGAs may be divided into several catagories:
618  *
619  *  1. Configuration
620  *  2. Register mode access
621  *  3. Port mode access
622  *
623  *  The main FPGA is supported for modes 1, 2 and 3. The mezzanine FPGA can be
624  *  configured only (mode 1). Consequently there are four access types.
625  *
626  *  To improve interface performance and simplify software design, the four
627  *  possible access types are separately mapped to different memory banks.
628  *
629  *  All are accessed using the local bus."
630  *
631  *       Device             Mode      Memory Bank Machine Port Size    Access
632  *
633  *        Main          Configuration      3       UPMC      8bit       R/W
634  *        Main            Register         4       GPCM     32bit       R/W
635  *        Main              Port           5       UPMB     32bit       R/W
636  *      Mezzanine       Configuration      6       UPMC      8bit       W/O
637  *
638  * "Note that mezzanine mode 1 access is write-only."
639  */
640
641 /* all the bank sizes must be a power of two, greater or equal to 32768 */
642 #define FPGA_MAIN_CFG_BASE      (CFG_FPGA_BASE)
643 #define FPGA_MAIN_CFG_SIZE      32768
644 #define FPGA_MAIN_REG_BASE      (FPGA_MAIN_CFG_BASE + FPGA_MAIN_CFG_SIZE)
645 #define FPGA_MAIN_REG_SIZE      32768
646 #define FPGA_MAIN_PORT_BASE     (FPGA_MAIN_REG_BASE + FPGA_MAIN_REG_SIZE)
647 #define FPGA_MAIN_PORT_SIZE     32768
648 #define FPGA_MEZZ_CFG_BASE      (FPGA_MAIN_PORT_BASE + FPGA_MAIN_PORT_SIZE)
649 #define FPGA_MEZZ_CFG_SIZE      32768
650
651 /* 8 bit, read-write, UPMC */
652 #define CFG_BR3_PRELIM  (FPGA_MAIN_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
653 /* up to 32Kbyte, burst inhibit */
654 #define CFG_OR3_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_CFG_SIZE)|ORxU_BI)
655
656 /* 32 bit, read-write, GPCM */
657 #define CFG_BR4_PRELIM  (FPGA_MAIN_REG_BASE|BRx_PS_32|BRx_MS_GPCM_L|BRx_V)
658 /* up to 32Kbyte */
659 #define CFG_OR4_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_REG_SIZE))
660
661 /* 32 bit, read-write, UPMB */
662 #define CFG_BR5_PRELIM  (FPGA_MAIN_PORT_BASE|BRx_PS_32|BRx_MS_UPMB|BRx_V)
663 /* up to 32Kbyte */
664 #define CFG_OR5_PRELIM  (P2SZ_TO_AM(FPGA_MAIN_PORT_SIZE)|ORxU_BI)
665
666 /* 8 bit, write-only, UPMC */
667 #define CFG_BR6_PRELIM  (FPGA_MEZZ_CFG_BASE|BRx_PS_8|BRx_MS_UPMC|BRx_V)
668 /* up to 32Kbyte, burst inhibit */
669 #define CFG_OR6_PRELIM  (P2SZ_TO_AM(FPGA_MEZZ_CFG_SIZE)|ORxU_BI)
670
671 /*-----------------------------------------------------------------------
672  * MBMR - Machine B Mode                                        10-27
673  *-----------------------------------------------------------------------
674  */
675 #define CFG_MBMR        (MxMR_BSEL|MxMR_OP_NORM)        /* XXX - needs more */
676
677 /*-----------------------------------------------------------------------
678  * MCMR - Machine C Mode                                        10-27
679  *-----------------------------------------------------------------------
680  */
681 #define CFG_MCMR        (MxMR_BSEL|MxMR_DSx_2_CYCL)     /* XXX - needs more */
682
683 /*
684  * FPGA I/O Port/Bit information
685  */
686
687 #define FPGA_MAIN_PROG_PORT     IOPIN_PORTA
688 #define FPGA_MAIN_PROG_PIN      4       /* PA4 */
689 #define FPGA_MAIN_INIT_PORT     IOPIN_PORTA
690 #define FPGA_MAIN_INIT_PIN      5       /* PA5 */
691 #define FPGA_MAIN_DONE_PORT     IOPIN_PORTA
692 #define FPGA_MAIN_DONE_PIN      6       /* PA6 */
693
694 #define FPGA_MEZZ_PROG_PORT     IOPIN_PORTA
695 #define FPGA_MEZZ_PROG_PIN      0       /* PA0 */
696 #define FPGA_MEZZ_INIT_PORT     IOPIN_PORTA
697 #define FPGA_MEZZ_INIT_PIN      1       /* PA1 */
698 #define FPGA_MEZZ_DONE_PORT     IOPIN_PORTA
699 #define FPGA_MEZZ_DONE_PIN      2       /* PA2 */
700 #define FPGA_MEZZ_ENABLE_PORT   IOPIN_PORTA
701 #define FPGA_MEZZ_ENABLE_PIN    3       /* PA3 */
702
703 /*
704  * FPGA Interrupt configuration
705  */
706 #define FPGA_MAIN_IRQ           SIU_INT_IRQ2
707
708 /*
709  * Internal Definitions
710  *
711  * Boot Flags
712  */
713 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH*/
714 #define BOOTFLAG_WARM   0x02            /* Software reboot              */
715
716 /*
717  * JFFS2 partitions
718  *
719  */
720 /* No command line, one static partition, whole device */
721 #undef CONFIG_JFFS2_CMDLINE
722 #define CONFIG_JFFS2_DEV                "nor0"
723 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
724 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
725
726 /* mtdparts command line support */
727 /*
728 #define CONFIG_JFFS2_CMDLINE
729 #define MTDIDS_DEFAULT          ""
730 #define MTDPARTS_DEFAULT        ""
731 */
732
733 #endif  /* __CONFIG_H */