include/configs/ezkit533.h

   1 #ifndef __CONFIG_EZKIT533_H__
   2 #define __CONFIG_EZKIT533_H__
   3
   4 #define CFG_LONGHELP            1
   5 #define CONFIG_BAUDRATE         57600
   6 #define CONFIG_STAMP            1
   7 #define CONFIG_BOOTDELAY        5
   8
   9 #define CONFIG_DRIVER_SMC91111  1
  10 #define CONFIG_SMC91111_BASE    0x20310300
  11 #if 0
  12 #define CONFIG_MII
  13 #define CFG_DISCOVER_PHY
  14 #endif
  15
  16 #define CONFIG_RTC_BF533        1
  17 #define CONFIG_BOOT_RETRY_TIME  -1      /* Enable this if bootretry required, currently its disabled */
  18
  19 /* CONFIG_CLKIN_HZ is any value in Hz                            */
  20 #define CONFIG_CLKIN_HZ          27000000
  21 /* CONFIG_CLKIN_HALF controls what is passed to PLL 0=CLKIN      */
  22 /*                                                  1=CLKIN/2    */
  23 #define CONFIG_CLKIN_HALF               0
  24 /* CONFIG_PLL_BYPASS controls if the PLL is used 0=don't bypass  */
  25 /*                                               1=bypass PLL    */
  26 #define CONFIG_PLL_BYPASS               0
  27 /* CONFIG_VCO_MULT controls what the multiplier of the PLL is.   */
  28 /* Values can range from 1-64                                    */
  29 #define CONFIG_VCO_MULT                 22
  30 /* CONFIG_CCLK_DIV controls what the core clock divider is       */
  31 /* Values can be 1, 2, 4, or 8 ONLY                              */
  32 #define CONFIG_CCLK_DIV                 1
  33 /* CONFIG_SCLK_DIV controls what the peripheral clock divider is */
  34 /* Values can range from 1-15                                    */
  35 #define CONFIG_SCLK_DIV                 5
  36
  37 #if ( CONFIG_CLKIN_HALF == 0 )
  38 #define CONFIG_VCO_HZ           ( CONFIG_CLKIN_HZ * CONFIG_VCO_MULT )
  39 #else
  40 #define CONFIG_VCO_HZ           (( CONFIG_CLKIN_HZ * CONFIG_VCO_MULT ) / 2 )
  41 #endif
  42
  43 #if (CONFIG_PLL_BYPASS == 0)
  44 #define CONFIG_CCLK_HZ          ( CONFIG_VCO_HZ / CONFIG_CCLK_DIV )
  45 #define CONFIG_SCLK_HZ          ( CONFIG_VCO_HZ / CONFIG_SCLK_DIV )
  46 #else
  47 #define CONFIG_CCLK_HZ          CONFIG_CLKIN_HZ
  48 #define CONFIG_SCLK_HZ          CONFIG_CLKIN_HZ
  49 #endif
  50
  51 #define CONFIG_MEM_SIZE                 32             /* 128, 64, 32, 16 */
  52 #define CONFIG_MEM_ADD_WDTH              9             /* 8, 9, 10, 11    */
  53 #define CONFIG_MEM_MT48LC16M16A2TG_75    1
  54
  55 #define CONFIG_LOADS_ECHO       1
  56
  57
  58 #define CONFIG_COMMANDS                 (CONFIG_CMD_DFL | \
  59                                          CFG_CMD_PING   | \
  60                                          CFG_CMD_ELF    | \
  61                                          CFG_CMD_I2C    | \
  62                                          CFG_CMD_JFFS2  | \
  63                                          CFG_CMD_DATE)
  64 #define CONFIG_BOOTARGS "root=/dev/mtdblock0 ip=192.168.0.15:192.168.0.2:192.168.0.1:255.255.255.0:ezkit:eth0:off"
  65
  66 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  67 #include <cmd_confdefs.h>
  68
  69 #define CFG_PROMPT              "ezkit> "       /* Monitor Command Prompt */
  70 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
  71 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size */
  72 #else
  73 #define CFG_CBSIZE              256     /* Console I/O Buffer Size */
  74 #endif
  75 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)      /* Print Buffer Size */
  76 #define CFG_MAXARGS             16      /* max number of command args */
  77 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size */
  78 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
  79 #define CFG_MEMTEST_END         0x01F00000      /* 1 ... 31 MB in DRAM */
  80 #define CFG_LOAD_ADDR           0x01000000      /* default load address */
  81 #define CFG_HZ                  1000    /* decrementer freq: 10 ms ticks */
  82 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
  83 #define CFG_SDRAM_BASE          0x00000000
  84 #define CFG_MAX_RAM_SIZE        0x02000000
  85 #define CFG_FLASH_BASE          0x20000000
  86
  87 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
  88 #define CFG_MONITOR_BASE        (CFG_MAX_RAM_SIZE - CFG_MONITOR_LEN)
  89 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
  90 #define CFG_MALLOC_BASE         (CFG_MONITOR_BASE - CFG_MALLOC_LEN)
  91 #define CFG_GBL_DATA_SIZE       0x4000
  92 #define CFG_GBL_DATA_ADDR       (CFG_MALLOC_BASE - CFG_GBL_DATA_SIZE)
  93 #define CONFIG_STACKBASE        (CFG_GBL_DATA_ADDR  - 4)
  94
  95 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
  96 #define CFG_FLASH0_BASE         0x20000000
  97 #define CFG_FLASH1_BASE         0x20200000
  98 #define CFG_FLASH2_BASE         0x20280000
  99 #define CFG_MAX_FLASH_BANKS     3       /* max number of memory banks */
 100 #define CFG_MAX_FLASH_SECT      40      /* max number of sectors on one chip */
 101
 102 #define CFG_ENV_IS_IN_FLASH     1
 103 #define CFG_ENV_ADDR            0x20020000
 104 #define CFG_ENV_SECT_SIZE       0x10000 /* Total Size of Environment Sector */
 105
 106 /* JFFS Partition offset set  */
 107 #define CFG_JFFS2_FIRST_BANK 0
 108 #define CFG_JFFS2_NUM_BANKS  1
 109 /* 512k reserved for u-boot */
 110 #define CFG_JFFS2_FIRST_SECTOR                 11
 111
 112
 113 /*
 114  * Stack sizes
 115  */
 116 #define CONFIG_STACKSIZE        (128*1024)      /* regular stack */
 117
 118 #define POLL_MODE               1
 119 #define FLASH_TOT_SECT          40
 120 #define FLASH_SIZE              0x220000
 121 #define CFG_FLASH_SIZE          0x220000
 122
 123 /*
 124  * Initialize PSD4256 registers for using I2C
 125  */
 126 #define CONFIG_MISC_INIT_R
 127
 128 /*
 129  * I2C settings
 130  * By default PF1 is used as SDA and PF0 as SCL on the Stamp board
 131  */
 132 #define CONFIG_SOFT_I2C                 1       /* I2C bit-banged               */
 133 /*
 134  * Software (bit-bang) I2C driver configuration
 135  */
 136 #define PF_SCL                          PF0
 137 #define PF_SDA                          PF1
 138
 139 #define I2C_INIT                        (*pFIO_DIR |=  PF_SCL); asm("ssync;")
 140 #define I2C_ACTIVE                      (*pFIO_DIR |=  PF_SDA); *pFIO_INEN &= ~PF_SDA; asm("ssync;")
 141 #define I2C_TRISTATE                    (*pFIO_DIR &= ~PF_SDA); *pFIO_INEN |= PF_SDA; asm("ssync;")
 142 #define I2C_READ                        ((volatile)(*pFIO_FLAG_D & PF_SDA) != 0); asm("ssync;")
 143 #define I2C_SDA(bit)                    if(bit) { \
 144                                                         *pFIO_FLAG_S = PF_SDA; \
 145                                                         asm("ssync;"); \
 146                                                 } \
 147                                         else    { \
 148                                                         *pFIO_FLAG_C = PF_SDA; \
 149                                                         asm("ssync;"); \
 150                                                 }
 151 #define I2C_SCL(bit)                    if(bit) { \
 152                                                         *pFIO_FLAG_S = PF_SCL; \
 153                                                         asm("ssync;"); \
 154                                                 } \
 155                                         else    { \
 156                                                         *pFIO_FLAG_C = PF_SCL; \
 157                                                         asm("ssync;"); \
 158                                                 }
 159 #define I2C_DELAY                       udelay(5)       /* 1/4 I2C clock duration */
 160
 161 #define CFG_I2C_SPEED                   50000
 162 #define CFG_I2C_SLAVE                   0xFE
 163
 164
 165 #define __ADSPLPBLACKFIN__      1
 166 #define __ADSPBF533__           1
 167
 168 /* 0xFF, 0x7BB07BB0, 0x22547BB0 */
 169 /* #define AMGCTLVAL            (AMBEN_P0 | AMBEN_P1 | AMBEN_P2 | AMCKEN)
 170 #define AMBCTL0VAL              (B1WAT_7 | B1RAT_11 | B1HT_2 | B1ST_3 | B1TT_4 | ~B1RDYPOL |    \
 171                                 ~B1RDYEN | B0WAT_7 | B0RAT_11 | B0HT_2 | B0ST_3 | B0TT_4 | ~B0RDYPOL | ~B0RDYEN)
 172 #define AMBCTL1VAL              (B3WAT_2 | B3RAT_2 | B3HT_1 | B3ST_1 | B3TT_4 | B3RDYPOL | ~B3RDYEN |   \
 173                                 B2WAT_7 | B2RAT_11 | B2HT_2 | B2ST_3 | B2TT_4 | ~B2RDYPOL | ~B2RDYEN)
 174 */
 175 #define AMGCTLVAL               0xFF
 176 #define AMBCTL0VAL              0x7BB07BB0
 177 #define AMBCTL1VAL              0xFFC27BB0
 178
 179 #define CONFIG_VDSP             1
 180
 181 #ifdef CONFIG_VDSP
 182 #define ET_EXEC_VDSP            0x8
 183 #define SHT_STRTAB_VDSP         0x1
 184 #define ELFSHDRSIZE_VDSP        0x2C
 185 #define VDSP_ENTRY_ADDR         0xFFA00000
 186 #endif
 187
 188 #endif