include/configs/atc.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU               */
  21 #define CONFIG_ATC              1       /* ...on a ATC board    */
  22 #define CONFIG_CPM2             1       /* Has a CPM2 */
  23
  24 #define CONFIG_SYS_TEXT_BASE    0xFF000000
  25
  26 /*
  27  * select serial console configuration
  28  *
  29  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  30  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  31  * for SCC).
  32  *
  33  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  34  * defined elsewhere (for example, on the cogent platform, there are serial
  35  * ports on the motherboard which are used for the serial console - see
  36  * cogent/cma101/serial.[ch]).
  37  */
  38 #define  CONFIG_CONS_ON_SMC             /* define if console on SMC */
  39 #undef CONFIG_CONS_ON_SCC               /* define if console on SCC */
  40 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
  41 #define CONFIG_CONS_INDEX       2       /* which serial channel for console */
  42
  43 #define CONFIG_BAUDRATE         115200
  44
  45 /*
  46  * select ethernet configuration
  47  *
  48  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  49  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  50  * for FCC)
  51  *
  52  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  53  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  54  */
  55 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
  56 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  57 #define CONFIG_ETHER_ON_FCC
  58
  59 #define CONFIG_ETHER_ON_FCC2
  60
  61 /*
  62  * - Rx-CLK is CLK13
  63  * - Tx-CLK is CLK14
  64  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
  65  * - Enable Full Duplex in FSMR
  66  */
  67 # define CONFIG_SYS_CMXFCR_MASK2        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
  68 # define CONFIG_SYS_CMXFCR_VALUE2       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
  69 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
  70 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE|FCC_PSMR_LPB)
  71
  72 #define CONFIG_ETHER_ON_FCC3
  73
  74 /*
  75  * - Rx-CLK is CLK15
  76  * - Tx-CLK is CLK16
  77  * - RAM for BD/Buffers is on the local Bus (see 28-13)
  78  * - Enable Half Duplex in FSMR
  79  */
  80 # define CONFIG_SYS_CMXFCR_MASK3        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
  81 # define CONFIG_SYS_CMXFCR_VALUE3       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
  82
  83 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
  84 #define CONFIG_8260_CLKIN       64000000        /* in Hz */
  85
  86 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  87
  88 #undef  CONFIG_CLOCKS_IN_MHZ            /* clocks passsed to Linux in Hz */
  89
  90 #define CONFIG_PREBOOT                                                  \
  91         "echo;"                                                         \
  92         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;"\
  93         "echo"
  94
  95 #undef  CONFIG_BOOTARGS
  96 #define CONFIG_BOOTCOMMAND                                              \
  97         "bootp;"                                                        \
  98         "setenv bootargs root=/dev/nfs rw "                             \
  99         "nfsroot=${serverip}:${rootpath} "                              \
 100         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"\
 101         "bootm"
 102
 103 /*-----------------------------------------------------------------------
 104  * Miscellaneous configuration options
 105  */
 106
 107 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 108 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
 109
 110
 111 /*
 112  * BOOTP options
 113  */
 114 #define CONFIG_BOOTP_SUBNETMASK
 115 #define CONFIG_BOOTP_GATEWAY
 116 #define CONFIG_BOOTP_HOSTNAME
 117 #define CONFIG_BOOTP_BOOTPATH
 118 #define CONFIG_BOOTP_BOOTFILESIZE
 119
 120
 121 /*
 122  * Command line configuration.
 123  */
 124 #include <config_cmd_default.h>
 125
 126 #define CONFIG_CMD_EEPROM
 127 #define CONFIG_CMD_PCI
 128 #define CONFIG_CMD_PCMCIA
 129 #define CONFIG_CMD_DATE
 130 #define CONFIG_CMD_IDE
 131
 132
 133 #define CONFIG_DOS_PARTITION
 134
 135 /*
 136  * Miscellaneous configurable options
 137  */
 138 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 139 #if defined(CONFIG_CMD_KGDB)
 140 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 141 #else
 142 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 143 #endif
 144 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 145 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 146 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 147
 148 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 149 #define CONFIG_SYS_MEMTEST_END  0x0C00000       /* 4 ... 12 MB in DRAM  */
 150
 151 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 152
 153 #define CONFIG_SYS_PIO_MODE             0       /* IDE interface in PIO Mode 0  */
 154
 155 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 156
 157 #define CONFIG_SYS_RESET_ADDRESS 0xFFF00100     /* "bad" address                */
 158
 159 #define CONFIG_SYS_ALLOC_DPRAM
 160
 161 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 162
 163 #define CONFIG_SPI
 164
 165 #define CONFIG_RTC_DS12887
 166
 167 #define RTC_BASE_ADDR           0xF5000000
 168 #define RTC_PORT_ADDR           RTC_BASE_ADDR + 0x800
 169 #define RTC_PORT_DATA           RTC_BASE_ADDR + 0x808
 170
 171 #define CONFIG_MISC_INIT_R
 172
 173 /*
 174  * For booting Linux, the board info and command line data
 175  * have to be in the first 8 MB of memory, since this is
 176  * the maximum mapped by the Linux kernel during initialization.
 177  */
 178 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
 179
 180 /*-----------------------------------------------------------------------
 181  * Flash configuration
 182  */
 183
 184 #define CONFIG_SYS_FLASH_BASE           0xFF000000
 185 #define CONFIG_SYS_FLASH_SIZE           0x00800000
 186
 187 /*-----------------------------------------------------------------------
 188  * FLASH organization
 189  */
 190 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
 191 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max num of sects on one chip */
 192
 193 #define CONFIG_SYS_FLASH_ERASE_TOUT     240000  /* Flash Erase Timeout (in ms)  */
 194 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (in ms)  */
 195
 196 #define CONFIG_FLASH_16BIT
 197
 198 /*-----------------------------------------------------------------------
 199  * Hard Reset Configuration Words
 200  *
 201  * if you change bits in the HRCW, you must also change the CONFIG_SYS_*
 202  * defines for the various registers affected by the HRCW e.g. changing
 203  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
 204  */
 205 #define CONFIG_SYS_HRCW_MASTER          (HRCW_CIP | HRCW_ISB100 | HRCW_BMS | \
 206                                  HRCW_BPS10 |\
 207                                  HRCW_APPC10)
 208
 209 /* no slaves so just fill with zeros */
 210 #define CONFIG_SYS_HRCW_SLAVE1          0
 211 #define CONFIG_SYS_HRCW_SLAVE2          0
 212 #define CONFIG_SYS_HRCW_SLAVE3          0
 213 #define CONFIG_SYS_HRCW_SLAVE4          0
 214 #define CONFIG_SYS_HRCW_SLAVE5          0
 215 #define CONFIG_SYS_HRCW_SLAVE6          0
 216 #define CONFIG_SYS_HRCW_SLAVE7          0
 217
 218 /*-----------------------------------------------------------------------
 219  * Internal Memory Mapped Register
 220  */
 221 #define CONFIG_SYS_IMMR         0xF0000000
 222
 223 /*-----------------------------------------------------------------------
 224  * Definitions for initial stack pointer and data area (in DPRAM)
 225  */
 226 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 227 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM    */
 228 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 229 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 230
 231 /*-----------------------------------------------------------------------
 232  * Start addresses for the final memory configuration
 233  * (Set up by the startup code)
 234  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 235  *
 236  * 60x SDRAM is mapped at CONFIG_SYS_SDRAM_BASE.
 237  */
 238 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 239 #define CONFIG_SYS_SDRAM_MAX_SIZE       0x08000000      /* max. 128 MB          */
 240 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 241 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor */
 242 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()*/
 243
 244 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 245 # define CONFIG_SYS_RAMBOOT
 246 #endif
 247
 248 #define CONFIG_PCI
 249 #define CONFIG_PCI_INDIRECT_BRIDGE
 250 #define CONFIG_PCI_PNP
 251 #define CONFIG_SYS_PCI_MSTR_IO_BUS      0x00000000      /* PCI base   */
 252
 253 #if 1
 254 /* environment is in Flash */
 255 #define CONFIG_ENV_IS_IN_FLASH  1
 256 # define CONFIG_ENV_ADDR                (CONFIG_SYS_FLASH_BASE+0x30000)
 257 # define CONFIG_ENV_SIZE                0x10000
 258 # define CONFIG_ENV_SECT_SIZE   0x10000
 259 #else
 260 #define CONFIG_ENV_IS_IN_EEPROM 1
 261 #define CONFIG_ENV_OFFSET               0
 262 #define CONFIG_ENV_SIZE         2048
 263 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       4       /* 16-byte page size    */
 264 #endif
 265
 266 /*-----------------------------------------------------------------------
 267  * Cache Configuration
 268  */
 269 #define CONFIG_SYS_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 270 #if defined(CONFIG_CMD_KGDB)
 271 # define CONFIG_SYS_CACHELINE_SHIFT     5       /* log base 2 of the above value */
 272 #endif
 273
 274 /*-----------------------------------------------------------------------
 275  * HIDx - Hardware Implementation-dependent Registers                    2-11
 276  *-----------------------------------------------------------------------
 277  * HID0 also contains cache control - initially enable both caches and
 278  * invalidate contents, then the final state leaves only the instruction
 279  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 280  * but Soft reset does not.
 281  *
 282  * HID1 has only read-only information - nothing to set.
 283  */
 284 #define CONFIG_SYS_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|\
 285                          HID0_DCI|HID0_IFEM|HID0_ABE)
 286 #define CONFIG_SYS_HID0_FINAL  (HID0_IFEM|HID0_ABE)
 287 #define CONFIG_SYS_HID2        0
 288
 289 /*-----------------------------------------------------------------------
 290  * RMR - Reset Mode Register                                     5-5
 291  *-----------------------------------------------------------------------
 292  * turn on Checkstop Reset Enable
 293  */
 294 #define CONFIG_SYS_RMR         RMR_CSRE
 295
 296 /*-----------------------------------------------------------------------
 297  * BCR - Bus Configuration                                       4-25
 298  *-----------------------------------------------------------------------
 299  */
 300 #define BCR_APD01       0x10000000
 301 #define CONFIG_SYS_BCR          (BCR_APD01|BCR_ETM|BCR_LETM)    /* 8260 mode */
 302
 303 /*-----------------------------------------------------------------------
 304  * SIUMCR - SIU Module Configuration                             4-31
 305  *-----------------------------------------------------------------------
 306  */
 307 #define CONFIG_SYS_SIUMCR      (SIUMCR_BBD|SIUMCR_APPC10|\
 308                          SIUMCR_CS10PC00|SIUMCR_BCTLC10)
 309
 310 /*-----------------------------------------------------------------------
 311  * SYPCR - System Protection Control                             4-35
 312  * SYPCR can only be written once after reset!
 313  *-----------------------------------------------------------------------
 314  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 315  */
 316 #if defined(CONFIG_WATCHDOG)
 317 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 318                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 319 #else
 320 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 321                          SYPCR_SWRI|SYPCR_SWP)
 322 #endif /* CONFIG_WATCHDOG */
 323
 324 /*-----------------------------------------------------------------------
 325  * TMCNTSC - Time Counter Status and Control                     4-40
 326  *-----------------------------------------------------------------------
 327  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 328  * and enable Time Counter
 329  */
 330 #define CONFIG_SYS_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 331
 332 /*-----------------------------------------------------------------------
 333  * PISCR - Periodic Interrupt Status and Control                 4-42
 334  *-----------------------------------------------------------------------
 335  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 336  * Periodic timer
 337  */
 338 #define CONFIG_SYS_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 339
 340 /*-----------------------------------------------------------------------
 341  * SCCR - System Clock Control                                   9-8
 342  *-----------------------------------------------------------------------
 343  * Ensure DFBRG is Divide by 16
 344  */
 345 #define CONFIG_SYS_SCCR        SCCR_DFBRG01
 346
 347 /*-----------------------------------------------------------------------
 348  * RCCR - RISC Controller Configuration                         13-7
 349  *-----------------------------------------------------------------------
 350  */
 351 #define CONFIG_SYS_RCCR        0
 352
 353 #define CONFIG_SYS_MIN_AM_MASK  0xC0000000
 354 /*-----------------------------------------------------------------------
 355  * MPTPR - Memory Refresh Timer Prescaler Register              10-18
 356  *-----------------------------------------------------------------------
 357  */
 358 #define CONFIG_SYS_MPTPR       0x1F00
 359
 360 /*-----------------------------------------------------------------------
 361  * PSRT - Refresh Timer Register                                10-16
 362  *-----------------------------------------------------------------------
 363  */
 364 #define CONFIG_SYS_PSRT        0x0f
 365
 366 /*-----------------------------------------------------------------------
 367  * PSRT - SDRAM Mode Register                                   10-10
 368  *-----------------------------------------------------------------------
 369  */
 370
 371         /* SDRAM initialization values for 8-column chips
 372          */
 373 #define CONFIG_SYS_OR2_8COL     (CONFIG_SYS_MIN_AM_MASK         |\
 374                          ORxS_BPD_4                     |\
 375                          ORxS_ROWST_PBI1_A7             |\
 376                          ORxS_NUMR_12)
 377
 378 #define CONFIG_SYS_PSDMR_8COL   (PSDMR_PBI                      |\
 379                          PSDMR_SDAM_A15_IS_A5           |\
 380                          PSDMR_BSMA_A15_A17             |\
 381                          PSDMR_SDA10_PBI1_A7            |\
 382                          PSDMR_RFRC_7_CLK               |\
 383                          PSDMR_PRETOACT_3W              |\
 384                          PSDMR_ACTTORW_2W               |\
 385                          PSDMR_LDOTOPRE_1C              |\
 386                          PSDMR_WRC_1C                   |\
 387                          PSDMR_CL_2)
 388
 389         /* SDRAM initialization values for 9-column chips
 390          */
 391 #define CONFIG_SYS_OR2_9COL     (CONFIG_SYS_MIN_AM_MASK         |\
 392                          ORxS_BPD_4                     |\
 393                          ORxS_ROWST_PBI1_A6             |\
 394                          ORxS_NUMR_12)
 395
 396 #define CONFIG_SYS_PSDMR_9COL   (PSDMR_PBI                      |\
 397                          PSDMR_SDAM_A16_IS_A5           |\
 398                          PSDMR_BSMA_A15_A17             |\
 399                          PSDMR_SDA10_PBI1_A6            |\
 400                          PSDMR_RFRC_7_CLK               |\
 401                          PSDMR_PRETOACT_3W              |\
 402                          PSDMR_ACTTORW_2W               |\
 403                          PSDMR_LDOTOPRE_1C              |\
 404                          PSDMR_WRC_1C                   |\
 405                          PSDMR_CL_2)
 406
 407 /*
 408  * Init Memory Controller:
 409  *
 410  * Bank Bus     Machine PortSz  Device
 411  * ---- ---     ------- ------  ------
 412  *  0   60x     GPCM    8  bit  Boot ROM
 413  *  1   60x     GPCM    64 bit  FLASH
 414  *  2   60x     SDRAM   64 bit  SDRAM
 415  *
 416  */
 417
 418 #define CONFIG_SYS_MRS_OFFS     0x00000000
 419
 420 /* Bank 0 - FLASH
 421  */
 422 #define CONFIG_SYS_BR0_PRELIM  ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK)  |\
 423                          BRx_PS_16                      |\
 424                          BRx_MS_GPCM_P                  |\
 425                          BRx_V)
 426
 427 #define CONFIG_SYS_OR0_PRELIM  (P2SZ_TO_AM(CONFIG_SYS_FLASH_SIZE)     |\
 428                          ORxG_CSNT                      |\
 429                          ORxG_ACS_DIV1                  |\
 430                          ORxG_SCY_3_CLK                 |\
 431                          ORxU_EHTR_8IDLE)
 432
 433
 434 /* Bank 2 - 60x bus SDRAM
 435  */
 436 #ifndef CONFIG_SYS_RAMBOOT
 437 #define CONFIG_SYS_BR2_PRELIM  ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK)  |\
 438                          BRx_PS_64                      |\
 439                          BRx_MS_SDRAM_P                 |\
 440                          BRx_V)
 441
 442 #define CONFIG_SYS_OR2_PRELIM    CONFIG_SYS_OR2_8COL
 443
 444 #define CONFIG_SYS_PSDMR         CONFIG_SYS_PSDMR_8COL
 445 #endif /* CONFIG_SYS_RAMBOOT */
 446
 447 #define CONFIG_SYS_BR4_PRELIM  ((RTC_BASE_ADDR & BRx_BA_MSK)   |\
 448                          BRx_PS_8                       |\
 449                          BRx_MS_UPMA                    |\
 450                          BRx_V)
 451
 452 #define CONFIG_SYS_OR4_PRELIM  (ORxU_AM_MSK | ORxU_BI)
 453
 454 /*-----------------------------------------------------------------------
 455  * PCMCIA stuff
 456  *-----------------------------------------------------------------------
 457  *
 458  */
 459 #define CONFIG_I82365
 460
 461 #define CONFIG_SYS_PCMCIA_MEM_ADDR      0x81000000
 462 #define CONFIG_SYS_PCMCIA_MEM_SIZE      0x1000
 463
 464 /*-----------------------------------------------------------------------
 465  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 466  *-----------------------------------------------------------------------
 467  */
 468
 469 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
 470 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 471
 472 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 473 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 474 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 475
 476 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
 477 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
 478
 479 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 480
 481 #define CONFIG_SYS_ATA_BASE_ADDR        0xa0000000
 482
 483 /* Offset for data I/O                  */
 484 #define CONFIG_SYS_ATA_DATA_OFFSET      0x100
 485
 486 /* Offset for normal register accesses  */
 487 #define CONFIG_SYS_ATA_REG_OFFSET       0x100
 488
 489 /* Offset for alternate registers       */
 490 #define CONFIG_SYS_ATA_ALT_OFFSET       0x108
 491
 492 #endif  /* __CONFIG_H */