omap3_beagle: support findfdt and loadfdt for devicetree support
[platform/kernel/u-boot.git] / include / configs / TQM862L.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_MPC860           1
21 #define CONFIG_MPC860T          1
22 #define CONFIG_MPC862           1
23
24 #define CONFIG_TQM862L          1       /* ...on a TQM8xxL module       */
25
26 #define CONFIG_SYS_TEXT_BASE    0x40000000
27
28 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
29 #define CONFIG_SYS_SMC_RXBUFLEN 128
30 #define CONFIG_SYS_MAXIDLE      10
31 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
32
33 #define CONFIG_BOOTCOUNT_LIMIT
34
35 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
36
37 #define CONFIG_BOARD_TYPES      1       /* support board types          */
38
39 #define CONFIG_PREBOOT  "echo;" \
40         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
41         "echo"
42
43 #undef  CONFIG_BOOTARGS
44
45 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
46         "netdev=eth0\0"                                                 \
47         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
48                 "nfsroot=${serverip}:${rootpath}\0"                     \
49         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
50         "addip=setenv bootargs ${bootargs} "                            \
51                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
52                 ":${hostname}:${netdev}:off panic=1\0"                  \
53         "flash_nfs=run nfsargs addip;"                                  \
54                 "bootm ${kernel_addr}\0"                                \
55         "flash_self=run ramargs addip;"                                 \
56                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
57         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
58         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
59         "hostname=TQM862L\0"                                            \
60         "bootfile=TQM862L/uImage\0"                                     \
61         "fdt_addr=40040000\0"                                           \
62         "kernel_addr=40060000\0"                                        \
63         "ramdisk_addr=40200000\0"                                       \
64         "u-boot=TQM862L/u-image.bin\0"                                  \
65         "load=tftp 200000 ${u-boot}\0"                                  \
66         "update=prot off 40000000 +${filesize};"                        \
67                 "era 40000000 +${filesize};"                            \
68                 "cp.b 200000 40000000 ${filesize};"                     \
69                 "sete filesize;save\0"                                  \
70         ""
71 #define CONFIG_BOOTCOMMAND      "run flash_self"
72
73 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
74 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
75
76 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
77
78 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
79
80 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
81
82 /*
83  * BOOTP options
84  */
85 #define CONFIG_BOOTP_SUBNETMASK
86 #define CONFIG_BOOTP_GATEWAY
87 #define CONFIG_BOOTP_HOSTNAME
88 #define CONFIG_BOOTP_BOOTPATH
89 #define CONFIG_BOOTP_BOOTFILESIZE
90
91
92 #define CONFIG_MAC_PARTITION
93 #define CONFIG_DOS_PARTITION
94
95 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
96
97
98 /*
99  * Command line configuration.
100  */
101 #include <config_cmd_default.h>
102
103 #define CONFIG_CMD_ASKENV
104 #define CONFIG_CMD_DATE
105 #define CONFIG_CMD_DHCP
106 #define CONFIG_CMD_ELF
107 #define CONFIG_CMD_EXT2
108 #define CONFIG_CMD_IDE
109 #define CONFIG_CMD_JFFS2
110 #define CONFIG_CMD_NFS
111 #define CONFIG_CMD_SNTP
112
113
114 #define CONFIG_NETCONSOLE
115
116
117 /*
118  * Miscellaneous configurable options
119  */
120 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
121 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
122
123 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
124 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
125
126 #if defined(CONFIG_CMD_KGDB)
127 #define CONFIG_SYS_CBSIZE               1024    /* Console I/O Buffer Size      */
128 #else
129 #define CONFIG_SYS_CBSIZE               256     /* Console I/O Buffer Size      */
130 #endif
131 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
132 #define CONFIG_SYS_MAXARGS              16      /* max number of command args   */
133 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
134
135 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
136 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
137
138 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
139
140 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
141
142 /*
143  * Low Level Configuration Settings
144  * (address mappings, register initial values, etc.)
145  * You should know what you are doing if you make changes here.
146  */
147 /*-----------------------------------------------------------------------
148  * Internal Memory Mapped Register
149  */
150 #define CONFIG_SYS_IMMR         0xFFF00000
151
152 /*-----------------------------------------------------------------------
153  * Definitions for initial stack pointer and data area (in DPRAM)
154  */
155 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
156 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
157 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
158 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
159
160 /*-----------------------------------------------------------------------
161  * Start addresses for the final memory configuration
162  * (Set up by the startup code)
163  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
164  */
165 #define CONFIG_SYS_SDRAM_BASE           0x00000000
166 #define CONFIG_SYS_FLASH_BASE           0x40000000
167 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
168 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
169 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
170
171 /*
172  * For booting Linux, the board info and command line data
173  * have to be in the first 8 MB of memory, since this is
174  * the maximum mapped by the Linux kernel during initialization.
175  */
176 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
177
178 /*-----------------------------------------------------------------------
179  * FLASH organization
180  */
181
182 /* use CFI flash driver */
183 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant */
184 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
185 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_BASE+flash_info[0].size }
186 #define CONFIG_SYS_FLASH_EMPTY_INFO
187 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       1
188 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks */
189 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip */
190
191 #define CONFIG_ENV_IS_IN_FLASH  1
192 #define CONFIG_ENV_OFFSET               0x8000  /*   Offset   of Environment Sector     */
193 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
194
195 /* Address and size of Redundant Environment Sector     */
196 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET+CONFIG_ENV_SIZE)
197 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
198
199 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
200
201 #define CONFIG_MISC_INIT_R              /* Make sure to remap flashes correctly */
202
203 /*-----------------------------------------------------------------------
204  * Dynamic MTD partition support
205  */
206 #define CONFIG_CMD_MTDPARTS
207 #define CONFIG_MTD_DEVICE               /* needed for mtdparts commands */
208 #define CONFIG_FLASH_CFI_MTD
209 #define MTDIDS_DEFAULT          "nor0=TQM8xxL-0"
210
211 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxL-0:256k(u-boot),"      \
212                                                 "128k(dtb),"            \
213                                                 "1664k(kernel),"        \
214                                                 "2m(rootfs),"           \
215                                                 "4m(data)"
216
217 /*-----------------------------------------------------------------------
218  * Hardware Information Block
219  */
220 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
221 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
222 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
223
224 /*-----------------------------------------------------------------------
225  * Cache Configuration
226  */
227 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
228 #if defined(CONFIG_CMD_KGDB)
229 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
230 #endif
231
232 /*-----------------------------------------------------------------------
233  * SYPCR - System Protection Control                            11-9
234  * SYPCR can only be written once after reset!
235  *-----------------------------------------------------------------------
236  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
237  */
238 #if defined(CONFIG_WATCHDOG)
239 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
240                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
241 #else
242 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
243 #endif
244
245 /*-----------------------------------------------------------------------
246  * SIUMCR - SIU Module Configuration                            11-6
247  *-----------------------------------------------------------------------
248  * PCMCIA config., multi-function pin tri-state
249  */
250 #ifndef CONFIG_CAN_DRIVER
251 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
252 #else   /* we must activate GPL5 in the SIUMCR for CAN */
253 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
254 #endif  /* CONFIG_CAN_DRIVER */
255
256 /*-----------------------------------------------------------------------
257  * TBSCR - Time Base Status and Control                         11-26
258  *-----------------------------------------------------------------------
259  * Clear Reference Interrupt Status, Timebase freezing enabled
260  */
261 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
262
263 /*-----------------------------------------------------------------------
264  * RTCSC - Real-Time Clock Status and Control Register          11-27
265  *-----------------------------------------------------------------------
266  */
267 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
268
269 /*-----------------------------------------------------------------------
270  * PISCR - Periodic Interrupt Status and Control                11-31
271  *-----------------------------------------------------------------------
272  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
273  */
274 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
275
276 /*-----------------------------------------------------------------------
277  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
278  *-----------------------------------------------------------------------
279  * Reset PLL lock status sticky bit, timer expired status bit and timer
280  * interrupt status bit
281  */
282 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
283
284 /*-----------------------------------------------------------------------
285  * SCCR - System Clock and reset Control Register               15-27
286  *-----------------------------------------------------------------------
287  * Set clock output, timebase and RTC source and divider,
288  * power management and some other internal clocks
289  */
290 #define SCCR_MASK       SCCR_EBDF11
291 #define CONFIG_SYS_SCCR (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
292                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
293                          SCCR_DFALCD00)
294
295 /*-----------------------------------------------------------------------
296  * PCMCIA stuff
297  *-----------------------------------------------------------------------
298  *
299  */
300 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
301 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
302 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
303 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
304 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
305 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
306 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
307 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
308
309 /*-----------------------------------------------------------------------
310  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
311  *-----------------------------------------------------------------------
312  */
313
314 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
315 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
316
317 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
318 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
319 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
320
321 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
322 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
323
324 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
325
326 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
327
328 /* Offset for data I/O                  */
329 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
330
331 /* Offset for normal register accesses  */
332 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
333
334 /* Offset for alternate registers       */
335 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
336
337 /*-----------------------------------------------------------------------
338  *
339  *-----------------------------------------------------------------------
340  *
341  */
342 #define CONFIG_SYS_DER  0
343
344 /*
345  * Init Memory Controller:
346  *
347  * BR0/1 and OR0/1 (FLASH)
348  */
349
350 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
351 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #1        */
352
353 /* used to re-map FLASH both when starting from SRAM or FLASH:
354  * restrict access enough to keep SRAM working (if any)
355  * but not too much to meddle with FLASH accesses
356  */
357 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
358 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
359
360 /*
361  * FLASH timing:
362  */
363 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
364                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
365
366 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
367 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
368 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
369
370 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
371 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
372 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
373
374 /*
375  * BR2/3 and OR2/3 (SDRAM)
376  *
377  */
378 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
379 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
380 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
381
382 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
383 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
384
385 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
386 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
387
388 #ifndef CONFIG_CAN_DRIVER
389 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR2_PRELIM
390 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
391 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
392 #define CONFIG_SYS_CAN_BASE             0xC0000000      /* CAN mapped at 0xC0000000     */
393 #define CONFIG_SYS_CAN_OR_AM            0xFFFF8000      /* 32 kB address mask           */
394 #define CONFIG_SYS_OR3_CAN              (CONFIG_SYS_CAN_OR_AM | OR_G5LA | OR_BI)
395 #define CONFIG_SYS_BR3_CAN              ((CONFIG_SYS_CAN_BASE & BR_BA_MSK) | \
396                                         BR_PS_8 | BR_MS_UPMB | BR_V )
397 #endif  /* CONFIG_CAN_DRIVER */
398
399 /*
400  * Memory Periodic Timer Prescaler
401  *
402  * The Divider for PTA (refresh timer) configuration is based on an
403  * example SDRAM configuration (64 MBit, one bank). The adjustment to
404  * the number of chip selects (NCS) and the actually needed refresh
405  * rate is done by setting MPTPR.
406  *
407  * PTA is calculated from
408  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
409  *
410  *      gclk      CPU clock (not bus clock!)
411  *      Trefresh  Refresh cycle * 4 (four word bursts used)
412  *
413  * 4096  Rows from SDRAM example configuration
414  * 1000  factor s -> ms
415  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
416  *    4  Number of refresh cycles per period
417  *   64  Refresh cycle in ms per number of rows
418  * --------------------------------------------
419  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
420  *
421  *  50 MHz =>  50.000.000 / Divider =  98
422  *  66 Mhz =>  66.000.000 / Divider = 129
423  *  80 Mhz =>  80.000.000 / Divider = 156
424  * 100 Mhz => 100.000.000 / Divider = 195
425  */
426
427 #define CONFIG_SYS_PTA_PER_CLK  ((4096 * 32 * 1000) / (4 * 64))
428 #define CONFIG_SYS_MAMR_PTA     98
429
430 /*
431  * For 16 MBit, refresh rates could be 31.3 us
432  * (= 64 ms / 2K = 125 / quad bursts).
433  * For a simpler initialization, 15.6 us is used instead.
434  *
435  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
436  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
437  */
438 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
439 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
440
441 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
442 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
443 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
444
445 /*
446  * MAMR settings for SDRAM
447  */
448
449 /* 8 column SDRAM */
450 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
451                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
452                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
453 /* 9 column SDRAM */
454 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
455                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
456                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
457
458 #define CONFIG_SCC1_ENET
459 #define CONFIG_FEC_ENET
460 #define CONFIG_ETHPRIME         "SCC"
461
462 /* pass open firmware flat tree */
463 #define CONFIG_OF_LIBFDT        1
464 #define CONFIG_OF_BOARD_SETUP   1
465 #define CONFIG_HWCONFIG         1
466
467 #endif  /* __CONFIG_H */