Merge branch 'denx'
[platform/kernel/u-boot.git] / include / configs / TQM860L.h
1 /*
2  * (C) Copyright 2000-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC860           1       /* This is a MPC860 CPU         */
37 #define CONFIG_TQM860L          1       /* ...on a TQM8xxL module       */
38
39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
40 #undef  CONFIG_8xx_CONS_SMC2
41 #undef  CONFIG_8xx_CONS_NONE
42
43 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
44
45 #define CONFIG_BOOTCOUNT_LIMIT
46
47 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
48
49 #define CONFIG_BOARD_TYPES      1       /* support board types          */
50
51 #define CONFIG_PREBOOT  "echo;" \
52         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
53         "echo"
54
55 #undef  CONFIG_BOOTARGS
56
57 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
58         "netdev=eth0\0"                                                 \
59         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
60                 "nfsroot=${serverip}:${rootpath}\0"                     \
61         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
62         "addip=setenv bootargs ${bootargs} "                            \
63                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
64                 ":${hostname}:${netdev}:off panic=1\0"                  \
65         "flash_nfs=run nfsargs addip;"                                  \
66                 "bootm ${kernel_addr}\0"                                \
67         "flash_self=run ramargs addip;"                                 \
68                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
69         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
70         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
71         "bootfile=/tftpboot/TQM860L/uImage\0"                           \
72         "fdt_addr=40040000\0"                                           \
73         "kernel_addr=40060000\0"                                        \
74         "ramdisk_addr=40200000\0"                                       \
75         ""
76 #define CONFIG_BOOTCOMMAND      "run flash_self"
77
78 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
79 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
80
81 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
82
83 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
84
85 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
86
87 /*
88  * BOOTP options
89  */
90 #define CONFIG_BOOTP_SUBNETMASK
91 #define CONFIG_BOOTP_GATEWAY
92 #define CONFIG_BOOTP_HOSTNAME
93 #define CONFIG_BOOTP_BOOTPATH
94 #define CONFIG_BOOTP_BOOTFILESIZE
95
96
97 #define CONFIG_MAC_PARTITION
98 #define CONFIG_DOS_PARTITION
99
100 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
101
102
103 /*
104  * Command line configuration.
105  */
106 #include <config_cmd_default.h>
107
108 #define CONFIG_CMD_ASKENV
109 #define CONFIG_CMD_DATE
110 #define CONFIG_CMD_DHCP
111 #define CONFIG_CMD_ELF
112 #define CONFIG_CMD_IDE
113 #define CONFIG_CMD_NFS
114 #define CONFIG_CMD_SNTP
115
116
117 #define CONFIG_NETCONSOLE
118
119 /*
120  * Miscellaneous configurable options
121  */
122 #define CFG_LONGHELP                    /* undef to save memory         */
123 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
124
125 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
126 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
127 #ifdef  CFG_HUSH_PARSER
128 #define CFG_PROMPT_HUSH_PS2     "> "
129 #endif
130
131 #if defined(CONFIG_CMD_KGDB)
132 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
133 #else
134 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
135 #endif
136 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
137 #define CFG_MAXARGS             16      /* max number of command args   */
138 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
139
140 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
141 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
142
143 #define CFG_LOAD_ADDR           0x100000        /* default load address */
144
145 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
146
147 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
148
149 /*
150  * Low Level Configuration Settings
151  * (address mappings, register initial values, etc.)
152  * You should know what you are doing if you make changes here.
153  */
154 /*-----------------------------------------------------------------------
155  * Internal Memory Mapped Register
156  */
157 #define CFG_IMMR                0xFFF00000
158
159 /*-----------------------------------------------------------------------
160  * Definitions for initial stack pointer and data area (in DPRAM)
161  */
162 #define CFG_INIT_RAM_ADDR       CFG_IMMR
163 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
164 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
165 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
166 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
167
168 /*-----------------------------------------------------------------------
169  * Start addresses for the final memory configuration
170  * (Set up by the startup code)
171  * Please note that CFG_SDRAM_BASE _must_ start at 0
172  */
173 #define CFG_SDRAM_BASE          0x00000000
174 #define CFG_FLASH_BASE          0x40000000
175 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
176 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
177 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
178
179 /*
180  * For booting Linux, the board info and command line data
181  * have to be in the first 8 MB of memory, since this is
182  * the maximum mapped by the Linux kernel during initialization.
183  */
184 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
185
186 /*-----------------------------------------------------------------------
187  * FLASH organization
188  */
189 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
190 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
191
192 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
193 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
194
195 #define CFG_ENV_IS_IN_FLASH     1
196 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
197 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
198
199 /* Address and size of Redundant Environment Sector     */
200 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
201 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
202
203 #define CFG_USE_PPCENV                  /* Environment embedded in sect .ppcenv */
204
205 /*-----------------------------------------------------------------------
206  * Hardware Information Block
207  */
208 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
209 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
210 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
211
212 /*-----------------------------------------------------------------------
213  * Cache Configuration
214  */
215 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
216 #if defined(CONFIG_CMD_KGDB)
217 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
218 #endif
219
220 /*-----------------------------------------------------------------------
221  * SYPCR - System Protection Control                            11-9
222  * SYPCR can only be written once after reset!
223  *-----------------------------------------------------------------------
224  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
225  */
226 #if defined(CONFIG_WATCHDOG)
227 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
228                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
229 #else
230 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
231 #endif
232
233 /*-----------------------------------------------------------------------
234  * SIUMCR - SIU Module Configuration                            11-6
235  *-----------------------------------------------------------------------
236  * PCMCIA config., multi-function pin tri-state
237  */
238 #ifndef CONFIG_CAN_DRIVER
239 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
240 #else   /* we must activate GPL5 in the SIUMCR for CAN */
241 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
242 #endif  /* CONFIG_CAN_DRIVER */
243
244 /*-----------------------------------------------------------------------
245  * TBSCR - Time Base Status and Control                         11-26
246  *-----------------------------------------------------------------------
247  * Clear Reference Interrupt Status, Timebase freezing enabled
248  */
249 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
250
251 /*-----------------------------------------------------------------------
252  * RTCSC - Real-Time Clock Status and Control Register          11-27
253  *-----------------------------------------------------------------------
254  */
255 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
256
257 /*-----------------------------------------------------------------------
258  * PISCR - Periodic Interrupt Status and Control                11-31
259  *-----------------------------------------------------------------------
260  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
261  */
262 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
263
264 /*-----------------------------------------------------------------------
265  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
266  *-----------------------------------------------------------------------
267  * Reset PLL lock status sticky bit, timer expired status bit and timer
268  * interrupt status bit
269  */
270 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
271
272 /*-----------------------------------------------------------------------
273  * SCCR - System Clock and reset Control Register               15-27
274  *-----------------------------------------------------------------------
275  * Set clock output, timebase and RTC source and divider,
276  * power management and some other internal clocks
277  */
278 #define SCCR_MASK       SCCR_EBDF11
279 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
280                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
281                          SCCR_DFALCD00)
282
283 /*-----------------------------------------------------------------------
284  * PCMCIA stuff
285  *-----------------------------------------------------------------------
286  *
287  */
288 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
289 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
290 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
291 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
292 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
293 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
294 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
295 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
296
297 /*-----------------------------------------------------------------------
298  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
299  *-----------------------------------------------------------------------
300  */
301
302 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
303
304 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
305 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
306 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
307
308 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
309 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
310
311 #define CFG_ATA_IDE0_OFFSET     0x0000
312
313 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
314
315 /* Offset for data I/O                  */
316 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
317
318 /* Offset for normal register accesses  */
319 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
320
321 /* Offset for alternate registers       */
322 #define CFG_ATA_ALT_OFFSET      0x0100
323
324 /*-----------------------------------------------------------------------
325  *
326  *-----------------------------------------------------------------------
327  *
328  */
329 #define CFG_DER 0
330
331 /*
332  * Init Memory Controller:
333  *
334  * BR0/1 and OR0/1 (FLASH)
335  */
336
337 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
338 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
339
340 /* used to re-map FLASH both when starting from SRAM or FLASH:
341  * restrict access enough to keep SRAM working (if any)
342  * but not too much to meddle with FLASH accesses
343  */
344 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
345 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
346
347 /*
348  * FLASH timing:
349  */
350 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
351                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
352
353 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
354 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
355 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
356
357 #define CFG_OR1_REMAP   CFG_OR0_REMAP
358 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
359 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
360
361 /*
362  * BR2/3 and OR2/3 (SDRAM)
363  *
364  */
365 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
366 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
367 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
368
369 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
370 #define CFG_OR_TIMING_SDRAM     0x00000A00
371
372 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
373 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
374
375 #ifndef CONFIG_CAN_DRIVER
376 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
377 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
378 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
379 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
380 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
381 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
382 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
383                                         BR_PS_8 | BR_MS_UPMB | BR_V )
384 #endif  /* CONFIG_CAN_DRIVER */
385
386 /*
387  * Memory Periodic Timer Prescaler
388  *
389  * The Divider for PTA (refresh timer) configuration is based on an
390  * example SDRAM configuration (64 MBit, one bank). The adjustment to
391  * the number of chip selects (NCS) and the actually needed refresh
392  * rate is done by setting MPTPR.
393  *
394  * PTA is calculated from
395  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
396  *
397  *      gclk      CPU clock (not bus clock!)
398  *      Trefresh  Refresh cycle * 4 (four word bursts used)
399  *
400  * 4096  Rows from SDRAM example configuration
401  * 1000  factor s -> ms
402  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
403  *    4  Number of refresh cycles per period
404  *   64  Refresh cycle in ms per number of rows
405  * --------------------------------------------
406  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
407  *
408  * 50 MHz => 50.000.000 / Divider =  98
409  * 66 Mhz => 66.000.000 / Divider = 129
410  * 80 Mhz => 80.000.000 / Divider = 156
411  */
412
413 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
414 #define CFG_MAMR_PTA    98
415
416 /*
417  * For 16 MBit, refresh rates could be 31.3 us
418  * (= 64 ms / 2K = 125 / quad bursts).
419  * For a simpler initialization, 15.6 us is used instead.
420  *
421  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
422  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
423  */
424 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
425 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
426
427 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
428 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
429 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
430
431 /*
432  * MAMR settings for SDRAM
433  */
434
435 /* 8 column SDRAM */
436 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
437                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
438                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
439 /* 9 column SDRAM */
440 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
441                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
442                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
443
444
445 /*
446  * Internal Definitions
447  *
448  * Boot Flags
449  */
450 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
451 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
452
453 #define CONFIG_SCC1_ENET
454 #define CONFIG_FEC_ENET
455 #define CONFIG_ETHPRIME         "SCC ETHERNET"
456
457 #endif  /* __CONFIG_H */