Merge branch 'mpc86xx'
[platform/kernel/u-boot.git] / include / configs / TQM855L.h
1 /*
2  * (C) Copyright 2000-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC855           1       /* This is a MPC855 CPU         */
37 #define CONFIG_TQM855L          1       /* ...on a TQM8xxL module       */
38
39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
40 #undef  CONFIG_8xx_CONS_SMC2
41 #undef  CONFIG_8xx_CONS_NONE
42
43 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
44
45 #define CONFIG_BOOTCOUNT_LIMIT
46
47 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
48
49 #define CONFIG_BOARD_TYPES      1       /* support board types          */
50
51 #define CONFIG_PREBOOT  "echo;" \
52         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
53         "echo"
54
55 #undef  CONFIG_BOOTARGS
56
57 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
58         "netdev=eth0\0"                                                 \
59         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
60                 "nfsroot=${serverip}:${rootpath}\0"                     \
61         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
62         "addip=setenv bootargs ${bootargs} "                            \
63                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
64                 ":${hostname}:${netdev}:off panic=1\0"                  \
65         "flash_nfs=run nfsargs addip;"                                  \
66                 "bootm ${kernel_addr}\0"                                \
67         "flash_self=run ramargs addip;"                                 \
68                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
69         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
70         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
71         "bootfile=/tftpboot/TQM855L/uImage\0"                           \
72         "kernel_addr=40040000\0"                                        \
73         "ramdisk_addr=40100000\0"                                       \
74         ""
75 #define CONFIG_BOOTCOMMAND      "run flash_self"
76
77 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
78 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
79
80 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
81
82 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
83
84 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
85
86 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
87
88 #define CONFIG_MAC_PARTITION
89 #define CONFIG_DOS_PARTITION
90
91 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
92
93 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
94                                 CFG_CMD_ASKENV  | \
95                                 CFG_CMD_DATE    | \
96                                 CFG_CMD_DHCP    | \
97                                 CFG_CMD_IDE     | \
98                                 CFG_CMD_NFS     | \
99                                 CFG_CMD_SNTP    )
100
101 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
102 #include <cmd_confdefs.h>
103
104 /*
105  * Miscellaneous configurable options
106  */
107 #define CFG_LONGHELP                    /* undef to save memory         */
108 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
109
110 #if 0
111 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
112 #endif
113 #ifdef  CFG_HUSH_PARSER
114 #define CFG_PROMPT_HUSH_PS2     "> "
115 #endif
116
117 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
118 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
119 #else
120 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
121 #endif
122 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
123 #define CFG_MAXARGS             16      /* max number of command args   */
124 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
125
126 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
127 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
128
129 #define CFG_LOAD_ADDR           0x100000        /* default load address */
130
131 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
132
133 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
134
135 /*
136  * Low Level Configuration Settings
137  * (address mappings, register initial values, etc.)
138  * You should know what you are doing if you make changes here.
139  */
140 /*-----------------------------------------------------------------------
141  * Internal Memory Mapped Register
142  */
143 #define CFG_IMMR                0xFFF00000
144
145 /*-----------------------------------------------------------------------
146  * Definitions for initial stack pointer and data area (in DPRAM)
147  */
148 #define CFG_INIT_RAM_ADDR       CFG_IMMR
149 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
150 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
151 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
152 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
153
154 /*-----------------------------------------------------------------------
155  * Start addresses for the final memory configuration
156  * (Set up by the startup code)
157  * Please note that CFG_SDRAM_BASE _must_ start at 0
158  */
159 #define CFG_SDRAM_BASE          0x00000000
160 #define CFG_FLASH_BASE          0x40000000
161 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
162 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
163 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
164
165 /*
166  * For booting Linux, the board info and command line data
167  * have to be in the first 8 MB of memory, since this is
168  * the maximum mapped by the Linux kernel during initialization.
169  */
170 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
171
172 /*-----------------------------------------------------------------------
173  * FLASH organization
174  */
175 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
176 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
177
178 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
179 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
180
181 #define CFG_ENV_IS_IN_FLASH     1
182 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
183 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
184
185 /* Address and size of Redundant Environment Sector     */
186 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
187 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
188
189 /*-----------------------------------------------------------------------
190  * Hardware Information Block
191  */
192 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
193 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
194 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
195
196 /*-----------------------------------------------------------------------
197  * Cache Configuration
198  */
199 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
200 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
201 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
202 #endif
203
204 /*-----------------------------------------------------------------------
205  * SYPCR - System Protection Control                            11-9
206  * SYPCR can only be written once after reset!
207  *-----------------------------------------------------------------------
208  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
209  */
210 #if defined(CONFIG_WATCHDOG)
211 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
212                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
213 #else
214 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
215 #endif
216
217 /*-----------------------------------------------------------------------
218  * SIUMCR - SIU Module Configuration                            11-6
219  *-----------------------------------------------------------------------
220  * PCMCIA config., multi-function pin tri-state
221  */
222 #ifndef CONFIG_CAN_DRIVER
223 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
224 #else   /* we must activate GPL5 in the SIUMCR for CAN */
225 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
226 #endif  /* CONFIG_CAN_DRIVER */
227
228 /*-----------------------------------------------------------------------
229  * TBSCR - Time Base Status and Control                         11-26
230  *-----------------------------------------------------------------------
231  * Clear Reference Interrupt Status, Timebase freezing enabled
232  */
233 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
234
235 /*-----------------------------------------------------------------------
236  * RTCSC - Real-Time Clock Status and Control Register          11-27
237  *-----------------------------------------------------------------------
238  */
239 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
240
241 /*-----------------------------------------------------------------------
242  * PISCR - Periodic Interrupt Status and Control                11-31
243  *-----------------------------------------------------------------------
244  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
245  */
246 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
247
248 /*-----------------------------------------------------------------------
249  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
250  *-----------------------------------------------------------------------
251  * Reset PLL lock status sticky bit, timer expired status bit and timer
252  * interrupt status bit
253  */
254 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
255
256 /*-----------------------------------------------------------------------
257  * SCCR - System Clock and reset Control Register               15-27
258  *-----------------------------------------------------------------------
259  * Set clock output, timebase and RTC source and divider,
260  * power management and some other internal clocks
261  */
262 #define SCCR_MASK       SCCR_EBDF11
263 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
264                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
265                          SCCR_DFALCD00)
266
267 /*-----------------------------------------------------------------------
268  * PCMCIA stuff
269  *-----------------------------------------------------------------------
270  *
271  */
272 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
273 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
274 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
275 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
276 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
277 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
278 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
279 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
280
281 /*-----------------------------------------------------------------------
282  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
283  *-----------------------------------------------------------------------
284  */
285
286 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
287
288 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
289 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
290 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
291
292 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
293 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
294
295 #define CFG_ATA_IDE0_OFFSET     0x0000
296
297 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
298
299 /* Offset for data I/O                  */
300 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
301
302 /* Offset for normal register accesses  */
303 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
304
305 /* Offset for alternate registers       */
306 #define CFG_ATA_ALT_OFFSET      0x0100
307
308 /*-----------------------------------------------------------------------
309  *
310  *-----------------------------------------------------------------------
311  *
312  */
313 #define CFG_DER 0
314
315 /*
316  * Init Memory Controller:
317  *
318  * BR0/1 and OR0/1 (FLASH)
319  */
320
321 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
322 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
323
324 /* used to re-map FLASH both when starting from SRAM or FLASH:
325  * restrict access enough to keep SRAM working (if any)
326  * but not too much to meddle with FLASH accesses
327  */
328 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
329 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
330
331 /*
332  * FLASH timing:
333  */
334 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
335                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
336
337 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
338 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
339 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
340
341 #define CFG_OR1_REMAP   CFG_OR0_REMAP
342 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
343 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
344
345 /*
346  * BR2/3 and OR2/3 (SDRAM)
347  *
348  */
349 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
350 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
351 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
352
353 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
354 #define CFG_OR_TIMING_SDRAM     0x00000A00
355
356 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
357 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
358
359 #ifndef CONFIG_CAN_DRIVER
360 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
361 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
362 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
363 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
364 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
365 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
366 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
367                                         BR_PS_8 | BR_MS_UPMB | BR_V )
368 #endif  /* CONFIG_CAN_DRIVER */
369
370 /*
371  * Memory Periodic Timer Prescaler
372  *
373  * The Divider for PTA (refresh timer) configuration is based on an
374  * example SDRAM configuration (64 MBit, one bank). The adjustment to
375  * the number of chip selects (NCS) and the actually needed refresh
376  * rate is done by setting MPTPR.
377  *
378  * PTA is calculated from
379  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
380  *
381  *      gclk      CPU clock (not bus clock!)
382  *      Trefresh  Refresh cycle * 4 (four word bursts used)
383  *
384  * 4096  Rows from SDRAM example configuration
385  * 1000  factor s -> ms
386  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
387  *    4  Number of refresh cycles per period
388  *   64  Refresh cycle in ms per number of rows
389  * --------------------------------------------
390  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
391  *
392  * 50 MHz => 50.000.000 / Divider =  98
393  * 66 Mhz => 66.000.000 / Divider = 129
394  * 80 Mhz => 80.000.000 / Divider = 156
395  */
396
397 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
398 #define CFG_MAMR_PTA    98
399
400 /*
401  * For 16 MBit, refresh rates could be 31.3 us
402  * (= 64 ms / 2K = 125 / quad bursts).
403  * For a simpler initialization, 15.6 us is used instead.
404  *
405  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
406  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
407  */
408 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
409 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
410
411 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
412 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
413 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
414
415 /*
416  * MAMR settings for SDRAM
417  */
418
419 /* 8 column SDRAM */
420 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
421                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
422                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
423 /* 9 column SDRAM */
424 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
425                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
426                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
427
428
429 /*
430  * Internal Definitions
431  *
432  * Boot Flags
433  */
434 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
435 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
436
437 #define CONFIG_SCC1_ENET
438 #define CONFIG_FEC_ENET
439 #define CONFIG_ETHPRIME         "SCC ETHERNET"
440
441 #endif  /* __CONFIG_H */