include/configs/TQM8260.h

   1 /*
   2  * (C) Copyright 2001-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * Imported from global configuration:
  33  *      CONFIG_MPC8255
  34  *      CONFIG_MPC8265
  35  *      CONFIG_200MHz
  36  *      CONFIG_266MHz
  37  *      CONFIG_300MHz
  38  *      CONFIG_L2_CACHE
  39  *      CONFIG_BUSMODE_60x
  40  */
  41
  42 /*
  43  * High Level Configuration Options
  44  * (easy to change)
  45  */
  46
  47 #define CONFIG_MPC8260          1       /* This is a MPC8260 CPU                */
  48
  49 #if 0
  50 #define CONFIG_TQM8260          100     /* ...on a TQM8260 module Rev.100       */
  51 #else
  52 #define CONFIG_TQM8260          200     /* ...on a TQM8260 module Rev.200       */
  53 #endif
  54
  55 #define CONFIG_CPM2             1       /* Has a CPM2 */
  56
  57 #define CONFIG_82xx_CONS_SMC1   1       /* console on SMC1                      */
  58
  59 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  60
  61 #define CONFIG_BOOTCOUNT_LIMIT
  62
  63 #define CONFIG_BAUDRATE         115200
  64
  65 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  66
  67 #undef  CONFIG_BOOTARGS
  68
  69 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  70         "netdev=eth0\0"                                                 \
  71         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  72                 "nfsroot=${serverip}:${rootpath}\0"                     \
  73         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  74         "addip=setenv bootargs ${bootargs} "                            \
  75                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
  76                 ":${hostname}:${netdev}:off panic=1\0"                  \
  77         "flash_nfs=run nfsargs addip;"                                  \
  78                 "bootm ${kernel_addr}\0"                                \
  79         "flash_self=run ramargs addip;"                                 \
  80                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
  81         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
  82         "rootpath=/opt/eldk/ppc_6xx\0"                                  \
  83         "bootfile=tqm8260/uImage\0"                             \
  84         "kernel_addr=40080000\0"                                        \
  85         "ramdisk_addr=40200000\0"                                       \
  86         ""
  87 #define CONFIG_BOOTCOMMAND      "run flash_self"
  88
  89 /* enable I2C and select the hardware/software driver */
  90 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
  91 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
  92 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address  */
  93 #define CONFIG_SYS_I2C_SLAVE            0x7F
  94
  95 /*
  96  * Software (bit-bang) I2C driver configuration
  97  */
  98
  99 /* TQM8260 Rev.100 has the clock and data pins swapped (!!!) on EEPROM */
 100 #if (CONFIG_TQM8260 <= 100)
 101
 102 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 103 #define I2C_ACTIVE      (iop->pdir |=  0x00020000)
 104 #define I2C_TRISTATE    (iop->pdir &= ~0x00020000)
 105 #define I2C_READ        ((iop->pdat & 0x00020000) != 0)
 106 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00020000; \
 107                         else    iop->pdat &= ~0x00020000
 108 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00010000; \
 109                         else    iop->pdat &= ~0x00010000
 110 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 111
 112 #else
 113
 114 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 115 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
 116 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
 117 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
 118 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
 119                         else    iop->pdat &= ~0x00010000
 120 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
 121                         else    iop->pdat &= ~0x00020000
 122 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 123 #endif
 124
 125 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50
 126 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
 127 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       4
 128 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* and takes up to 10 msec */
 129
 130 #define CONFIG_I2C_X
 131
 132 /*
 133  * select serial console configuration
 134  *
 135  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 136  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 137  * for SCC).
 138  *
 139  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 140  * defined elsewhere (for example, on the cogent platform, there are serial
 141  * ports on the motherboard which are used for the serial console - see
 142  * cogent/cma101/serial.[ch]).
 143  */
 144 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
 145 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
 146 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
 147 #ifdef CONFIG_82xx_CONS_SMC1
 148 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
 149 #endif
 150 #ifdef CONFIG_82xx_CONS_SMC2
 151 #define CONFIG_CONS_INDEX       2       /* which serial channel for console */
 152 #endif
 153
 154 #undef  CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
 155 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
 156 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9 */
 157
 158 /*
 159  * select ethernet configuration
 160  *
 161  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 162  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 163  * for FCC)
 164  *
 165  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 166  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
 167  *
 168  * (On TQM8260 either SCC1 or FCC2 may be chosen: SCC1 is hardwired to the
 169  * X.29 connector, and FCC2 is hardwired to the X.1 connector)
 170  */
 171 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
 172 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
 173 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
 174 #define CONFIG_ETHER_INDEX    2         /* which SCC/FCC channel for ethernet */
 175
 176 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
 177
 178 /*
 179  *  - RX clk is CLK11
 180  *  - TX clk is CLK12
 181  */
 182 # define CONFIG_SYS_CMXSCR_VALUE        (CMXSCR_RS1CS_CLK11 | CMXSCR_TS1CS_CLK12)
 183
 184 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 185
 186 /*
 187  * - Rx-CLK is CLK13
 188  * - Tx-CLK is CLK14
 189  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
 190  * - Enable Full Duplex in FSMR
 191  */
 192 # define CONFIG_SYS_CMXFCR_MASK (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 193 # define CONFIG_SYS_CMXFCR_VALUE        (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 194 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
 195 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE|FCC_PSMR_LPB)
 196
 197 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
 198
 199
 200 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
 201 #if defined(CONFIG_MPC8255) || defined(CONFIG_MPC8265)
 202 #  define CONFIG_8260_CLKIN     66666666        /* in Hz */
 203 #else   /* !CONFIG_MPC8255 && !CONFIG_MPC8265 */
 204 # ifndef CONFIG_300MHz
 205 #  define CONFIG_8260_CLKIN     66666666        /* in Hz */
 206 # else
 207 #  define CONFIG_8260_CLKIN     83333000        /* in Hz */
 208 # endif
 209 #endif  /* CONFIG_MPC8255 */
 210
 211 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 212 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
 213
 214 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 215
 216 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
 217
 218
 219 /*
 220  * BOOTP options
 221  */
 222 #define CONFIG_BOOTP_SUBNETMASK
 223 #define CONFIG_BOOTP_GATEWAY
 224 #define CONFIG_BOOTP_HOSTNAME
 225 #define CONFIG_BOOTP_BOOTPATH
 226 #define CONFIG_BOOTP_BOOTFILESIZE
 227
 228
 229 /*
 230  * Command line configuration.
 231  */
 232 #include <config_cmd_default.h>
 233
 234 #define CONFIG_CMD_DHCP
 235 #define CONFIG_CMD_I2C
 236 #define CONFIG_CMD_EEPROM
 237 #define CONFIG_CMD_NFS
 238 #define CONFIG_CMD_SNTP
 239
 240
 241 /*
 242  * Miscellaneous configurable options
 243  */
 244 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 245 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 246
 247 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 248 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
 249 #ifdef  CONFIG_SYS_HUSH_PARSER
 250 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 251 #endif
 252
 253 #if defined(CONFIG_CMD_KGDB)
 254 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 255 #else
 256 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 257 #endif
 258 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 259 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 260 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 261
 262 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 263 #define CONFIG_SYS_MEMTEST_END  0x0C00000       /* 4 ... 12 MB in DRAM  */
 264
 265 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 266
 267 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 268
 269 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
 270
 271 #define CONFIG_SYS_RESET_ADDRESS 0xFFFFFFFC     /* "bad" address                */
 272
 273 /*
 274  * For booting Linux, the board info and command line data
 275  * have to be in the first 8 MB of memory, since this is
 276  * the maximum mapped by the Linux kernel during initialization.
 277  */
 278 #define CONFIG_SYS_BOOTMAPSZ        (8 << 20)       /* Initial Memory map for Linux */
 279
 280
 281 /* What should the base address of the main FLASH be and how big is
 282  * it (in MBytes)? This must contain TEXT_BASE from board/tqm8260/config.mk
 283  * The main FLASH is whichever is connected to *CS0.
 284  */
 285 #define CONFIG_SYS_FLASH0_BASE 0x40000000
 286 #define CONFIG_SYS_FLASH1_BASE 0x60000000
 287 #define CONFIG_SYS_FLASH0_SIZE 32
 288 #define CONFIG_SYS_FLASH1_SIZE 32
 289
 290 /* Flash bank size (for preliminary settings)
 291  */
 292 #define CONFIG_SYS_FLASH_SIZE CONFIG_SYS_FLASH0_SIZE
 293
 294 /*-----------------------------------------------------------------------
 295  * FLASH organization
 296  */
 297 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
 298 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max num of sects on one chip */
 299
 300 #define CONFIG_SYS_FLASH_ERASE_TOUT     240000  /* Flash Erase Timeout (in ms)  */
 301 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (in ms)  */
 302
 303 #define CONFIG_ENV_IS_IN_FLASH  1
 304 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x40000)
 305 #define CONFIG_ENV_SIZE         0x08000
 306 #define CONFIG_ENV_SECT_SIZE    0x40000
 307 #define CONFIG_ENV_ADDR_REDUND (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
 308 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 309
 310 /*-----------------------------------------------------------------------
 311  * Hardware Information Block
 312  */
 313 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
 314 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
 315 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
 316
 317 /*-----------------------------------------------------------------------
 318  * Hard Reset Configuration Words
 319  *
 320  * if you change bits in the HRCW, you must also change the CONFIG_SYS_*
 321  * defines for the various registers affected by the HRCW e.g. changing
 322  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
 323  */
 324 #define __HRCW__ALL__           (HRCW_CIP | HRCW_ISB111 | HRCW_BMS)
 325
 326 #if defined(CONFIG_MPC8255) || defined(CONFIG_MPC8265)
 327 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0111)
 328 #else   /* ! MPC8255 && !MPC8265 */
 329 # if defined(CONFIG_266MHz)
 330 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0111)
 331 # elif defined(CONFIG_300MHz)
 332 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0110)
 333 # else
 334 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__)
 335 # endif
 336 #endif  /* CONFIG_MPC8255 */
 337
 338 /* no slaves so just fill with zeros */
 339 #define CONFIG_SYS_HRCW_SLAVE1          0
 340 #define CONFIG_SYS_HRCW_SLAVE2          0
 341 #define CONFIG_SYS_HRCW_SLAVE3          0
 342 #define CONFIG_SYS_HRCW_SLAVE4          0
 343 #define CONFIG_SYS_HRCW_SLAVE5          0
 344 #define CONFIG_SYS_HRCW_SLAVE6          0
 345 #define CONFIG_SYS_HRCW_SLAVE7          0
 346
 347 /*-----------------------------------------------------------------------
 348  * Internal Memory Mapped Register
 349  */
 350 #define CONFIG_SYS_IMMR         0xFFF00000
 351
 352 /*-----------------------------------------------------------------------
 353  * Definitions for initial stack pointer and data area (in DPRAM)
 354  */
 355 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 356 #define CONFIG_SYS_INIT_RAM_END 0x4000  /* End of used area in DPRAM    */
 357 #define CONFIG_SYS_GBL_DATA_SIZE        128 /* size in bytes reserved for initial data*/
 358 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 359 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 360
 361 /*-----------------------------------------------------------------------
 362  * Start addresses for the final memory configuration
 363  * (Set up by the startup code)
 364  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 365  *
 366  * 60x SDRAM is mapped at CONFIG_SYS_SDRAM_BASE, local SDRAM
 367  * is mapped at SDRAM_BASE2_PRELIM.
 368  */
 369 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 370 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_FLASH0_BASE
 371 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE
 372 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor */
 373 #define CONFIG_SYS_MALLOC_LEN           (512 << 10)     /* Reserve 512 kB for malloc()*/
 374
 375 /*
 376  * Internal Definitions
 377  *
 378  * Boot Flags
 379  */
 380 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH*/
 381 #define BOOTFLAG_WARM           0x02    /* Software reboot                 */
 382
 383
 384 /*-----------------------------------------------------------------------
 385  * Cache Configuration
 386  */
 387 #define CONFIG_SYS_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
 388 #if defined(CONFIG_CMD_KGDB)
 389 # define CONFIG_SYS_CACHELINE_SHIFT     5       /* log base 2 of the above value */
 390 #endif
 391
 392 /*-----------------------------------------------------------------------
 393  * HIDx - Hardware Implementation-dependent Registers                    2-11
 394  *-----------------------------------------------------------------------
 395  * HID0 also contains cache control - initially enable both caches and
 396  * invalidate contents, then the final state leaves only the instruction
 397  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 398  * but Soft reset does not.
 399  *
 400  * HID1 has only read-only information - nothing to set.
 401  */
 402 #define CONFIG_SYS_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 403                                 HID0_IFEM|HID0_ABE)
 404 #define CONFIG_SYS_HID0_FINAL  (HID0_IFEM|HID0_ABE)
 405 #define CONFIG_SYS_HID2        0
 406
 407 /*-----------------------------------------------------------------------
 408  * RMR - Reset Mode Register                                     5-5
 409  *-----------------------------------------------------------------------
 410  * turn on Checkstop Reset Enable
 411  */
 412 #define CONFIG_SYS_RMR         RMR_CSRE
 413
 414 /*-----------------------------------------------------------------------
 415  * BCR - Bus Configuration                                       4-25
 416  *-----------------------------------------------------------------------
 417  */
 418 #ifdef  CONFIG_BUSMODE_60x
 419 #define CONFIG_SYS_BCR         (BCR_EBM|BCR_L2C|BCR_LETM|\
 420                          BCR_NPQM0|BCR_NPQM1|BCR_NPQM2) /* 60x mode  */
 421 #else
 422 #define BCR_APD01       0x10000000
 423 #define CONFIG_SYS_BCR          (BCR_APD01|BCR_ETM|BCR_LETM)    /* 8260 mode */
 424 #endif
 425
 426 /*-----------------------------------------------------------------------
 427  * SIUMCR - SIU Module Configuration                             4-31
 428  *-----------------------------------------------------------------------
 429  */
 430 #if 0
 431 #define CONFIG_SYS_SIUMCR      (SIUMCR_DPPC10|SIUMCR_APPC10)
 432 #else
 433 #define CONFIG_SYS_SIUMCR      (SIUMCR_DPPC00|SIUMCR_APPC10)
 434 #endif
 435
 436
 437 /*-----------------------------------------------------------------------
 438  * SYPCR - System Protection Control                             4-35
 439  * SYPCR can only be written once after reset!
 440  *-----------------------------------------------------------------------
 441  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 442  */
 443 #if defined(CONFIG_WATCHDOG)
 444 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 445                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 446 #else
 447 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 448                          SYPCR_SWRI|SYPCR_SWP)
 449 #endif /* CONFIG_WATCHDOG */
 450
 451 /*-----------------------------------------------------------------------
 452  * TMCNTSC - Time Counter Status and Control                     4-40
 453  *-----------------------------------------------------------------------
 454  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 455  * and enable Time Counter
 456  */
 457 #define CONFIG_SYS_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 458
 459 /*-----------------------------------------------------------------------
 460  * PISCR - Periodic Interrupt Status and Control                 4-42
 461  *-----------------------------------------------------------------------
 462  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 463  * Periodic timer
 464  */
 465 #define CONFIG_SYS_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 466
 467 /*-----------------------------------------------------------------------
 468  * SCCR - System Clock Control                                   9-8
 469  *-----------------------------------------------------------------------
 470  * Ensure DFBRG is Divide by 16
 471  */
 472 #define CONFIG_SYS_SCCR        0
 473
 474 /*-----------------------------------------------------------------------
 475  * RCCR - RISC Controller Configuration                         13-7
 476  *-----------------------------------------------------------------------
 477  */
 478 #define CONFIG_SYS_RCCR        0
 479
 480 /*
 481  * Init Memory Controller:
 482  *
 483  * Bank Bus     Machine PortSz  Device
 484  * ---- ---     ------- ------  ------
 485  *  0   60x     GPCM    64 bit  FLASH
 486  *  1   60x     SDRAM   64 bit  SDRAM
 487  *  2   Local   SDRAM   32 bit  SDRAM
 488  *
 489  */
 490
 491         /* Initialize SDRAM on local bus
 492          */
 493 #define CONFIG_SYS_INIT_LOCAL_SDRAM
 494
 495 #define SDRAM_MAX_SIZE  0x08000000      /* max. 128 MB          */
 496
 497 /* Minimum mask to separate preliminary
 498  * address ranges for CS[0:2]
 499  */
 500 #define CONFIG_SYS_GLOBAL_SDRAM_LIMIT   (512<<20)       /* less than 512 MB */
 501 #define CONFIG_SYS_LOCAL_SDRAM_LIMIT    (128<<20)       /* less than 128 MB */
 502
 503 #define CONFIG_SYS_MPTPR       0x4000
 504
 505 /*-----------------------------------------------------------------------------
 506  * Address for Mode Register Set (MRS) command
 507  *-----------------------------------------------------------------------------
 508  * In fact, the address is rather configuration data presented to the SDRAM on
 509  * its address lines. Because the address lines may be mux'ed externally either
 510  * for 8 column or 9 column devices, some bits appear twice in the 8260's
 511  * address:
 512  *
 513  * |   (RFU)   |   (RFU)   | WBL |    TM    |     CL    |  BT | Burst Length |
 514  * | BA1   BA0 | A12 : A10 |  A9 |  A8   A7 |  A6 : A4  |  A3 |   A2 :  A0   |
 515  *  8 columns mux'ing:     |  A9 | A10  A21 | A22 : A24 | A25 |  A26 : A28   |
 516  *  9 columns mux'ing:     |  A8 | A20  A21 | A22 : A24 | A25 |  A26 : A28   |
 517  *  Settings:              |  0  |  0    0  |  0  1  0  |  0  |   0  1  0    |
 518  *-----------------------------------------------------------------------------
 519  */
 520 #define CONFIG_SYS_MRS_OFFS     0x00000110
 521
 522
 523 /* Bank 0 - FLASH
 524  */
 525 #define CONFIG_SYS_BR0_PRELIM  ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK)  |\
 526                          BRx_PS_64                      |\
 527                          BRx_MS_GPCM_P                  |\
 528                          BRx_V)
 529
 530 #define CONFIG_SYS_OR0_PRELIM  (MEG_TO_AM(CONFIG_SYS_FLASH_SIZE)      |\
 531                          ORxG_CSNT                      |\
 532                          ORxG_ACS_DIV1                  |\
 533                          ORxG_SCY_3_CLK                 |\
 534                          ORxG_EHTR                      |\
 535                          ORxG_TRLX)
 536
 537         /* SDRAM on TQM8260 can have either 8 or 9 columns.
 538          * The number affects configuration values.
 539          */
 540
 541 /* Bank 1 - 60x bus SDRAM
 542  */
 543 #define CONFIG_SYS_PSRT        0x20
 544 #define CONFIG_SYS_LSRT        0x20
 545 #ifndef CONFIG_SYS_RAMBOOT
 546 #define CONFIG_SYS_BR1_PRELIM  ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK)  |\
 547                          BRx_PS_64                      |\
 548                          BRx_MS_SDRAM_P                 |\
 549                          BRx_V)
 550
 551 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR1_8COL
 552
 553
 554         /* SDRAM initialization values for 8-column chips
 555          */
 556 #define CONFIG_SYS_OR1_8COL    ((~(CONFIG_SYS_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
 557                          ORxS_BPD_4                     |\
 558                          ORxS_ROWST_PBI1_A7             |\
 559                          ORxS_NUMR_12)
 560
 561 #define CONFIG_SYS_PSDMR_8COL  (PSDMR_PBI                      |\
 562                          PSDMR_SDAM_A15_IS_A5           |\
 563                          PSDMR_BSMA_A12_A14             |\
 564                          PSDMR_SDA10_PBI1_A8            |\
 565                          PSDMR_RFRC_7_CLK               |\
 566                          PSDMR_PRETOACT_2W              |\
 567                          PSDMR_ACTTORW_2W               |\
 568                          PSDMR_LDOTOPRE_1C              |\
 569                          PSDMR_WRC_2C                   |\
 570                          PSDMR_EAMUX                    |\
 571                          PSDMR_CL_2)
 572
 573         /* SDRAM initialization values for 9-column chips
 574          */
 575 #define CONFIG_SYS_OR1_9COL    ((~(CONFIG_SYS_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
 576                          ORxS_BPD_4                     |\
 577                          ORxS_ROWST_PBI1_A5             |\
 578                          ORxS_NUMR_13)
 579
 580 #define CONFIG_SYS_PSDMR_9COL  (PSDMR_PBI                      |\
 581                          PSDMR_SDAM_A16_IS_A5           |\
 582                          PSDMR_BSMA_A12_A14             |\
 583                          PSDMR_SDA10_PBI1_A7            |\
 584                          PSDMR_RFRC_7_CLK               |\
 585                          PSDMR_PRETOACT_2W              |\
 586                          PSDMR_ACTTORW_2W               |\
 587                          PSDMR_LDOTOPRE_1C              |\
 588                          PSDMR_WRC_2C                   |\
 589                          PSDMR_EAMUX                    |\
 590                          PSDMR_CL_2)
 591
 592 /* Bank 2 - Local bus SDRAM
 593  */
 594 #ifdef CONFIG_SYS_INIT_LOCAL_SDRAM
 595 #define CONFIG_SYS_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BRx_BA_MSK) |\
 596                          BRx_PS_32                      |\
 597                          BRx_MS_SDRAM_L                 |\
 598                          BRx_V)
 599
 600 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_OR2_8COL
 601
 602 #define SDRAM_BASE2_PRELIM      0x80000000
 603
 604         /* SDRAM initialization values for 8-column chips
 605          */
 606 #define CONFIG_SYS_OR2_8COL    ((~(CONFIG_SYS_LOCAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
 607                          ORxS_BPD_4                     |\
 608                          ORxS_ROWST_PBI1_A8             |\
 609                          ORxS_NUMR_12)
 610
 611 #define CONFIG_SYS_LSDMR_8COL  (PSDMR_PBI                      |\
 612                          PSDMR_SDAM_A15_IS_A5           |\
 613                          PSDMR_BSMA_A13_A15             |\
 614                          PSDMR_SDA10_PBI1_A9            |\
 615                          PSDMR_RFRC_7_CLK               |\
 616                          PSDMR_PRETOACT_2W              |\
 617                          PSDMR_ACTTORW_2W               |\
 618                          PSDMR_BL                       |\
 619                          PSDMR_LDOTOPRE_1C              |\
 620                          PSDMR_WRC_2C                   |\
 621                          PSDMR_CL_2)
 622
 623         /* SDRAM initialization values for 9-column chips
 624          */
 625 #define CONFIG_SYS_OR2_9COL    ((~(CONFIG_SYS_LOCAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
 626                          ORxS_BPD_4                     |\
 627                          ORxS_ROWST_PBI1_A6             |\
 628                          ORxS_NUMR_13)
 629
 630 #define CONFIG_SYS_LSDMR_9COL  (PSDMR_PBI                      |\
 631                          PSDMR_SDAM_A16_IS_A5           |\
 632                          PSDMR_BSMA_A13_A15             |\
 633                          PSDMR_SDA10_PBI1_A8            |\
 634                          PSDMR_RFRC_7_CLK               |\
 635                          PSDMR_PRETOACT_2W              |\
 636                          PSDMR_ACTTORW_2W               |\
 637                          PSDMR_BL                       |\
 638                          PSDMR_LDOTOPRE_1C              |\
 639                          PSDMR_WRC_2C                   |\
 640                          PSDMR_CL_2)
 641
 642 #endif /* CONFIG_SYS_INIT_LOCAL_SDRAM */
 643
 644 #endif /* CONFIG_SYS_RAMBOOT */
 645
 646 #endif  /* __CONFIG_H */