Merge branch 'fixes' into cleanups
[platform/kernel/u-boot.git] / include / configs / TQM823L.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_TQM823L          1       /* ...on a TQM8xxL module       */
38
39 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
40 #define CONFIG_LCD_LOGO         1       /* print our logo on the LCD    */
41 #define CONFIG_LCD_INFO         1       /* ... and some board info      */
42 #define CONFIG_SPLASH_SCREEN            /* ... with splashscreen support*/
43 #endif
44
45 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
46 #undef  CONFIG_8xx_CONS_SMC2
47 #undef  CONFIG_8xx_CONS_NONE
48 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
49
50 #define CONFIG_BOOTCOUNT_LIMIT
51
52 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
53
54 #define CONFIG_BOARD_TYPES      1       /* support board types          */
55
56 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
57
58 #undef  CONFIG_BOOTARGS
59
60 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
61         "netdev=eth0\0"                                                 \
62         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
63                 "nfsroot=${serverip}:${rootpath}\0"                     \
64         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
65         "addip=setenv bootargs ${bootargs} "                            \
66                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
67                 ":${hostname}:${netdev}:off panic=1\0"                  \
68         "flash_nfs=run nfsargs addip;"                                  \
69                 "bootm ${kernel_addr}\0"                                \
70         "flash_self=run ramargs addip;"                                 \
71                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
72         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
73         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
74         "hostname=TQM823L\0"                                            \
75         "bootfile=TQM823L/uImage\0"                                     \
76         "fdt_addr=40040000\0"                                           \
77         "kernel_addr=40060000\0"                                        \
78         "ramdisk_addr=40200000\0"                                       \
79         "u-boot=TQM823L/u-image.bin\0"                                  \
80         "load=tftp 200000 ${u-boot}\0"                                  \
81         "update=prot off 40000000 +${filesize};"                        \
82                 "era 40000000 +${filesize};"                            \
83                 "cp.b 200000 40000000 ${filesize};"                     \
84                 "sete filesize;save\0"                                  \
85         ""
86 #define CONFIG_BOOTCOMMAND      "run flash_self"
87
88 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
89 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
90
91 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
92
93 #if defined(CONFIG_LCD)
94 # undef  CONFIG_STATUS_LED              /* disturbs display             */
95 #else
96 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
97 #endif  /* CONFIG_LCD */
98
99 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
100
101 /*
102  * BOOTP options
103  */
104 #define CONFIG_BOOTP_SUBNETMASK
105 #define CONFIG_BOOTP_GATEWAY
106 #define CONFIG_BOOTP_HOSTNAME
107 #define CONFIG_BOOTP_BOOTPATH
108 #define CONFIG_BOOTP_BOOTFILESIZE
109
110
111 #define CONFIG_MAC_PARTITION
112 #define CONFIG_DOS_PARTITION
113
114 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
115
116
117 /*
118  * Command line configuration.
119  */
120 #include <config_cmd_default.h>
121
122 #define CONFIG_CMD_ASKENV
123 #define CONFIG_CMD_DATE
124 #define CONFIG_CMD_DHCP
125 #define CONFIG_CMD_ELF
126 #define CONFIG_CMD_IDE
127 #define CONFIG_CMD_JFFS2
128 #define CONFIG_CMD_NFS
129 #define CONFIG_CMD_SNTP
130
131 #ifdef  CONFIG_SPLASH_SCREEN
132     #define CONFIG_CMD_BMP
133 #endif
134
135
136 #define CONFIG_NETCONSOLE
137
138 /*
139  * Miscellaneous configurable options
140  */
141 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
142 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
143
144 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
145 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
146 #ifdef  CONFIG_SYS_HUSH_PARSER
147 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
148 #endif
149
150 #if defined(CONFIG_CMD_KGDB)
151 #define CONFIG_SYS_CBSIZE               1024    /* Console I/O Buffer Size      */
152 #else
153 #define CONFIG_SYS_CBSIZE               256     /* Console I/O Buffer Size      */
154 #endif
155 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
156 #define CONFIG_SYS_MAXARGS              16      /* max number of command args   */
157 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
158
159 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
160 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
161
162 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
163
164 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
165
166 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
167
168 /*
169  * Low Level Configuration Settings
170  * (address mappings, register initial values, etc.)
171  * You should know what you are doing if you make changes here.
172  */
173 /*-----------------------------------------------------------------------
174  * Internal Memory Mapped Register
175  */
176 #define CONFIG_SYS_IMMR         0xFFF00000
177
178 /*-----------------------------------------------------------------------
179  * Definitions for initial stack pointer and data area (in DPRAM)
180  */
181 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
182 #define CONFIG_SYS_INIT_RAM_END 0x2F00  /* End of used area in DPRAM    */
183 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
184 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
185 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
186
187 /*-----------------------------------------------------------------------
188  * Start addresses for the final memory configuration
189  * (Set up by the startup code)
190  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
191  */
192 #define CONFIG_SYS_SDRAM_BASE           0x00000000
193 #define CONFIG_SYS_FLASH_BASE           0x40000000
194 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
195 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
196 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
197
198 /*
199  * For booting Linux, the board info and command line data
200  * have to be in the first 8 MB of memory, since this is
201  * the maximum mapped by the Linux kernel during initialization.
202  */
203 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
204
205 /*-----------------------------------------------------------------------
206  * FLASH organization
207  */
208
209 /* use CFI flash driver */
210 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant */
211 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
212 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_BASE+flash_info[0].size }
213 #define CONFIG_SYS_FLASH_EMPTY_INFO
214 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       1
215 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks */
216 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip */
217
218 #define CONFIG_ENV_IS_IN_FLASH  1
219 #define CONFIG_ENV_OFFSET               0x8000  /*   Offset   of Environment Sector     */
220 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
221
222 /* Address and size of Redundant Environment Sector     */
223 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET+CONFIG_ENV_SIZE)
224 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
225
226 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
227
228 #define CONFIG_MISC_INIT_R              /* Make sure to remap flashes correctly */
229
230 /*-----------------------------------------------------------------------
231  * Dynamic MTD partition support
232  */
233 #define CONFIG_JFFS2_CMDLINE
234 #define MTDIDS_DEFAULT          "nor0=TQM8xxL-0"
235
236 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxL-0:256k(u-boot),"      \
237                                                 "128k(dtb),"            \
238                                                 "1664k(kernel),"        \
239                                                 "2m(rootfs),"           \
240                                                 "4m(data)"
241
242 /*-----------------------------------------------------------------------
243  * Hardware Information Block
244  */
245 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
246 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
247 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
248
249 /*-----------------------------------------------------------------------
250  * Cache Configuration
251  */
252 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
253 #if defined(CONFIG_CMD_KGDB)
254 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
255 #endif
256
257 /*-----------------------------------------------------------------------
258  * SYPCR - System Protection Control                            11-9
259  * SYPCR can only be written once after reset!
260  *-----------------------------------------------------------------------
261  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
262  */
263 #if defined(CONFIG_WATCHDOG)
264 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
265                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
266 #else
267 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
268 #endif
269
270 /*-----------------------------------------------------------------------
271  * SIUMCR - SIU Module Configuration                            11-6
272  *-----------------------------------------------------------------------
273  * PCMCIA config., multi-function pin tri-state
274  */
275 #ifndef CONFIG_CAN_DRIVER
276 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
277 #else   /* we must activate GPL5 in the SIUMCR for CAN */
278 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
279 #endif  /* CONFIG_CAN_DRIVER */
280
281 /*-----------------------------------------------------------------------
282  * TBSCR - Time Base Status and Control                         11-26
283  *-----------------------------------------------------------------------
284  * Clear Reference Interrupt Status, Timebase freezing enabled
285  */
286 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
287
288 /*-----------------------------------------------------------------------
289  * RTCSC - Real-Time Clock Status and Control Register          11-27
290  *-----------------------------------------------------------------------
291  */
292 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
293
294 /*-----------------------------------------------------------------------
295  * PISCR - Periodic Interrupt Status and Control                11-31
296  *-----------------------------------------------------------------------
297  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
298  */
299 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
300
301 /*-----------------------------------------------------------------------
302  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
303  *-----------------------------------------------------------------------
304  * Reset PLL lock status sticky bit, timer expired status bit and timer
305  * interrupt status bit
306  */
307 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
308
309 /*-----------------------------------------------------------------------
310  * SCCR - System Clock and reset Control Register               15-27
311  *-----------------------------------------------------------------------
312  * Set clock output, timebase and RTC source and divider,
313  * power management and some other internal clocks
314  */
315 #define SCCR_MASK       SCCR_EBDF11
316 #define CONFIG_SYS_SCCR (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
317                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
318                          SCCR_DFALCD00)
319
320 /*-----------------------------------------------------------------------
321  * PCMCIA stuff
322  *-----------------------------------------------------------------------
323  *
324  */
325 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
326 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
327 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
328 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
329 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
330 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
331 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
332 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
333
334 /*-----------------------------------------------------------------------
335  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
336  *-----------------------------------------------------------------------
337  */
338
339 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
340
341 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
342 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
343 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
344
345 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
346 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
347
348 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
349
350 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
351
352 /* Offset for data I/O                  */
353 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
354
355 /* Offset for normal register accesses  */
356 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
357
358 /* Offset for alternate registers       */
359 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
360
361 /*-----------------------------------------------------------------------
362  *
363  *-----------------------------------------------------------------------
364  *
365  */
366 #define CONFIG_SYS_DER  0
367
368 /*
369  * Init Memory Controller:
370  *
371  * BR0/1 and OR0/1 (FLASH)
372  */
373
374 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
375 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
376
377 /* used to re-map FLASH both when starting from SRAM or FLASH:
378  * restrict access enough to keep SRAM working (if any)
379  * but not too much to meddle with FLASH accesses
380  */
381 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
382 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
383
384 /*
385  * FLASH timing:
386  */
387 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
388                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
389
390 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
391 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
392 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
393
394 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
395 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
396 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
397
398 /*
399  * BR2/3 and OR2/3 (SDRAM)
400  *
401  */
402 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
403 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
404 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
405
406 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
407 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
408
409 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
410 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
411
412 #ifndef CONFIG_CAN_DRIVER
413 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR2_PRELIM
414 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
415 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
416 #define CONFIG_SYS_CAN_BASE             0xC0000000      /* CAN mapped at 0xC0000000     */
417 #define CONFIG_SYS_CAN_OR_AM            0xFFFF8000      /* 32 kB address mask           */
418 #define CONFIG_SYS_OR3_CAN              (CONFIG_SYS_CAN_OR_AM | OR_G5LA | OR_BI)
419 #define CONFIG_SYS_BR3_CAN              ((CONFIG_SYS_CAN_BASE & BR_BA_MSK) | \
420                                         BR_PS_8 | BR_MS_UPMB | BR_V )
421 #endif  /* CONFIG_CAN_DRIVER */
422
423 /*
424  * Memory Periodic Timer Prescaler
425  *
426  * The Divider for PTA (refresh timer) configuration is based on an
427  * example SDRAM configuration (64 MBit, one bank). The adjustment to
428  * the number of chip selects (NCS) and the actually needed refresh
429  * rate is done by setting MPTPR.
430  *
431  * PTA is calculated from
432  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
433  *
434  *      gclk      CPU clock (not bus clock!)
435  *      Trefresh  Refresh cycle * 4 (four word bursts used)
436  *
437  * 4096  Rows from SDRAM example configuration
438  * 1000  factor s -> ms
439  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
440  *    4  Number of refresh cycles per period
441  *   64  Refresh cycle in ms per number of rows
442  * --------------------------------------------
443  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
444  *
445  * 50 MHz => 50.000.000 / Divider =  98
446  * 66 Mhz => 66.000.000 / Divider = 129
447  * 80 Mhz => 80.000.000 / Divider = 156
448  */
449
450 #define CONFIG_SYS_PTA_PER_CLK  ((4096 * 32 * 1000) / (4 * 64))
451 #define CONFIG_SYS_MAMR_PTA     98
452
453 /*
454  * For 16 MBit, refresh rates could be 31.3 us
455  * (= 64 ms / 2K = 125 / quad bursts).
456  * For a simpler initialization, 15.6 us is used instead.
457  *
458  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
459  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
460  */
461 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
462 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
463
464 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
465 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
466 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
467
468 /*
469  * MAMR settings for SDRAM
470  */
471
472 /* 8 column SDRAM */
473 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
474                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
475                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
476 /* 9 column SDRAM */
477 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
478                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
479                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
480
481
482 /*
483  * Internal Definitions
484  *
485  * Boot Flags
486  */
487 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
488 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
489
490 #endif  /* __CONFIG_H */