include/configs/TQM823L.h

   1 /*
   2  * (C) Copyright 2000-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_TQM823L          1       /* ...on a TQM8xxL module       */
  38
  39 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
  40 #define CONFIG_SPLASH_SCREEN            /* ... with splashscreen support*/
  41 #endif
  42
  43 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  44 #undef  CONFIG_8xx_CONS_SMC2
  45 #undef  CONFIG_8xx_CONS_NONE
  46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  47
  48 #define CONFIG_BOOTCOUNT_LIMIT
  49
  50 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  51
  52 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  53
  54 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  55
  56 #undef  CONFIG_BOOTARGS
  57
  58 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  59         "netdev=eth0\0"                                                 \
  60         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  61                 "nfsroot=$(serverip):$(rootpath)\0"                     \
  62         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  63         "addip=setenv bootargs $(bootargs) "                            \
  64                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask)"      \
  65                 ":$(hostname):$(netdev):off panic=1\0"                  \
  66         "flash_nfs=run nfsargs addip;"                                  \
  67                 "bootm $(kernel_addr)\0"                                \
  68         "flash_self=run ramargs addip;"                                 \
  69                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                \
  70         "net_nfs=tftp 200000 $(bootfile);run nfsargs addip;bootm\0"     \
  71         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  72         "bootfile=/tftpboot/TQM823L/uImage\0"                           \
  73         "kernel_addr=40040000\0"                                        \
  74         "ramdisk_addr=40100000\0"                                       \
  75         ""
  76 #define CONFIG_BOOTCOMMAND      "run flash_self"
  77
  78 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  79 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  80
  81 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  82
  83 #if defined(CONFIG_LCD)
  84 # undef  CONFIG_STATUS_LED              /* disturbs display             */
  85 #else
  86 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
  87 #endif  /* CONFIG_LCD */
  88
  89 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  90
  91 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  92
  93 #define CONFIG_MAC_PARTITION
  94 #define CONFIG_DOS_PARTITION
  95
  96 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  97
  98 #ifdef  CONFIG_SPLASH_SCREEN
  99 # define CONFIG_COMMANDS      ( CONFIG_CMD_DFL  | \
 100                                 CFG_CMD_ASKENV  | \
 101                                 CFG_CMD_BMP     | \
 102                                 CFG_CMD_DATE    | \
 103                                 CFG_CMD_DHCP    | \
 104                                 CFG_CMD_IDE     )
 105 #else
 106 # define CONFIG_COMMANDS      ( CONFIG_CMD_DFL  | \
 107                                 CFG_CMD_ASKENV  | \
 108                                 CFG_CMD_DATE    | \
 109                                 CFG_CMD_DHCP    | \
 110                                 CFG_CMD_IDE     )
 111 #endif
 112
 113 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 114 #include <cmd_confdefs.h>
 115
 116 /*
 117  * Miscellaneous configurable options
 118  */
 119 #define CFG_LONGHELP                    /* undef to save memory         */
 120 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 121
 122 #if 0
 123 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
 124 #endif
 125 #ifdef  CFG_HUSH_PARSER
 126 #define CFG_PROMPT_HUSH_PS2     "> "
 127 #endif
 128
 129 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 130 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 131 #else
 132 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 133 #endif
 134 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 135 #define CFG_MAXARGS             16      /* max number of command args   */
 136 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 137
 138 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 139 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 140
 141 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 142
 143 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 144
 145 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 146
 147 /*
 148  * Low Level Configuration Settings
 149  * (address mappings, register initial values, etc.)
 150  * You should know what you are doing if you make changes here.
 151  */
 152 /*-----------------------------------------------------------------------
 153  * Internal Memory Mapped Register
 154  */
 155 #define CFG_IMMR                0xFFF00000
 156
 157 /*-----------------------------------------------------------------------
 158  * Definitions for initial stack pointer and data area (in DPRAM)
 159  */
 160 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 161 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 162 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 163 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 164 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 165
 166 /*-----------------------------------------------------------------------
 167  * Start addresses for the final memory configuration
 168  * (Set up by the startup code)
 169  * Please note that CFG_SDRAM_BASE _must_ start at 0
 170  */
 171 #define CFG_SDRAM_BASE          0x00000000
 172 #define CFG_FLASH_BASE          0x40000000
 173 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 174 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 175 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 176
 177 /*
 178  * For booting Linux, the board info and command line data
 179  * have to be in the first 8 MB of memory, since this is
 180  * the maximum mapped by the Linux kernel during initialization.
 181  */
 182 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 183
 184 /*-----------------------------------------------------------------------
 185  * FLASH organization
 186  */
 187 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 188 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
 189
 190 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 191 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 192
 193 #define CFG_ENV_IS_IN_FLASH     1
 194 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 195 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 196
 197 /* Address and size of Redundant Environment Sector     */
 198 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
 199 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 200
 201 /*-----------------------------------------------------------------------
 202  * Hardware Information Block
 203  */
 204 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 205 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 206 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 207
 208 /*-----------------------------------------------------------------------
 209  * Cache Configuration
 210  */
 211 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 212 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 213 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 214 #endif
 215
 216 /*-----------------------------------------------------------------------
 217  * SYPCR - System Protection Control                            11-9
 218  * SYPCR can only be written once after reset!
 219  *-----------------------------------------------------------------------
 220  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 221  */
 222 #if defined(CONFIG_WATCHDOG)
 223 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 224                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 225 #else
 226 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 227 #endif
 228
 229 /*-----------------------------------------------------------------------
 230  * SIUMCR - SIU Module Configuration                            11-6
 231  *-----------------------------------------------------------------------
 232  * PCMCIA config., multi-function pin tri-state
 233  */
 234 #ifndef CONFIG_CAN_DRIVER
 235 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 236 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 237 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 238 #endif  /* CONFIG_CAN_DRIVER */
 239
 240 /*-----------------------------------------------------------------------
 241  * TBSCR - Time Base Status and Control                         11-26
 242  *-----------------------------------------------------------------------
 243  * Clear Reference Interrupt Status, Timebase freezing enabled
 244  */
 245 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 246
 247 /*-----------------------------------------------------------------------
 248  * RTCSC - Real-Time Clock Status and Control Register          11-27
 249  *-----------------------------------------------------------------------
 250  */
 251 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 252
 253 /*-----------------------------------------------------------------------
 254  * PISCR - Periodic Interrupt Status and Control                11-31
 255  *-----------------------------------------------------------------------
 256  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 257  */
 258 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 259
 260 /*-----------------------------------------------------------------------
 261  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 262  *-----------------------------------------------------------------------
 263  * Reset PLL lock status sticky bit, timer expired status bit and timer
 264  * interrupt status bit
 265  *
 266  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 267  */
 268 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 269 #define CFG_PLPRCR                                                      \
 270                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 271 #else                   /* up to 66 MHz we use a 1:1 clock */
 272 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 273 #endif  /* CONFIG_80MHz */
 274
 275 /*-----------------------------------------------------------------------
 276  * SCCR - System Clock and reset Control Register               15-27
 277  *-----------------------------------------------------------------------
 278  * Set clock output, timebase and RTC source and divider,
 279  * power management and some other internal clocks
 280  */
 281 #define SCCR_MASK       SCCR_EBDF11
 282 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 283 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 284                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 285                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 286                          SCCR_DFALCD00)
 287 #else                   /* up to 66 MHz we use a 1:1 clock */
 288 #define CFG_SCCR        (SCCR_TBS     | \
 289                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 290                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 291                          SCCR_DFALCD00)
 292 #endif  /* CONFIG_80MHz */
 293
 294 /*-----------------------------------------------------------------------
 295  * PCMCIA stuff
 296  *-----------------------------------------------------------------------
 297  *
 298  */
 299 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 300 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 301 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 302 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 303 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 304 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 305 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 306 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 307
 308 /*-----------------------------------------------------------------------
 309  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 310  *-----------------------------------------------------------------------
 311  */
 312
 313 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 314
 315 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 316 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 317 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 318
 319 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 320 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 321
 322 #define CFG_ATA_IDE0_OFFSET     0x0000
 323
 324 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 325
 326 /* Offset for data I/O                  */
 327 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 328
 329 /* Offset for normal register accesses  */
 330 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 331
 332 /* Offset for alternate registers       */
 333 #define CFG_ATA_ALT_OFFSET      0x0100
 334
 335 /*-----------------------------------------------------------------------
 336  *
 337  *-----------------------------------------------------------------------
 338  *
 339  */
 340 #define CFG_DER 0
 341
 342 /*
 343  * Init Memory Controller:
 344  *
 345  * BR0/1 and OR0/1 (FLASH)
 346  */
 347
 348 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 349 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 350
 351 /* used to re-map FLASH both when starting from SRAM or FLASH:
 352  * restrict access enough to keep SRAM working (if any)
 353  * but not too much to meddle with FLASH accesses
 354  */
 355 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 356 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 357
 358 /*
 359  * FLASH timing:
 360  */
 361 #if   defined(CONFIG_80MHz)
 362 /* 80 MHz CPU - 40 MHz bus: ACS = 00, TRLX = 0, CSNT = 1, SCY = 3, EHTR = 1 */
 363 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | 0       | OR_CSNT_SAM | \
 364                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 365 #elif defined(CONFIG_66MHz)
 366 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
 367 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 368                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 369 #else           /*   50 MHz */
 370 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 371 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 372                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 373 #endif  /*CONFIG_??MHz */
 374
 375 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 376 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 377 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 378
 379 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 380 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 381 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 382
 383 /*
 384  * BR2/3 and OR2/3 (SDRAM)
 385  *
 386  */
 387 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 388 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 389 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 390
 391 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 392 #define CFG_OR_TIMING_SDRAM     0x00000A00
 393
 394 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 395 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 396
 397 #ifndef CONFIG_CAN_DRIVER
 398 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 399 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 400 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 401 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 402 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 403 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 404 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 405                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 406 #endif  /* CONFIG_CAN_DRIVER */
 407
 408 /*
 409  * Memory Periodic Timer Prescaler
 410  *
 411  * The Divider for PTA (refresh timer) configuration is based on an
 412  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 413  * the number of chip selects (NCS) and the actually needed refresh
 414  * rate is done by setting MPTPR.
 415  *
 416  * PTA is calculated from
 417  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 418  *
 419  *      gclk      CPU clock (not bus clock!)
 420  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 421  *
 422  * 4096  Rows from SDRAM example configuration
 423  * 1000  factor s -> ms
 424  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 425  *    4  Number of refresh cycles per period
 426  *   64  Refresh cycle in ms per number of rows
 427  * --------------------------------------------
 428  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 429  *
 430  * 50 MHz => 50.000.000 / Divider =  98
 431  * 66 Mhz => 66.000.000 / Divider = 129
 432  * 80 Mhz => 80.000.000 / Divider = 156
 433  */
 434 #if   defined(CONFIG_80MHz)
 435 #define CFG_MAMR_PTA            156
 436 #elif defined(CONFIG_66MHz)
 437 #define CFG_MAMR_PTA            129
 438 #else           /*   50 MHz */
 439 #define CFG_MAMR_PTA             98
 440 #endif  /*CONFIG_??MHz */
 441
 442 /*
 443  * For 16 MBit, refresh rates could be 31.3 us
 444  * (= 64 ms / 2K = 125 / quad bursts).
 445  * For a simpler initialization, 15.6 us is used instead.
 446  *
 447  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 448  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 449  */
 450 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 451 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 452
 453 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 454 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 455 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 456
 457 /*
 458  * MAMR settings for SDRAM
 459  */
 460
 461 /* 8 column SDRAM */
 462 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 463                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 464                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 465 /* 9 column SDRAM */
 466 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 467                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 468                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 469
 470
 471 /*
 472  * Internal Definitions
 473  *
 474  * Boot Flags
 475  */
 476 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 477 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 478
 479 #endif  /* __CONFIG_H */