include/configs: Use new CONFIG_CMD_* in TQM board config files.
[platform/kernel/u-boot.git] / include / configs / TQM823L.h
1 /*
2  * (C) Copyright 2000-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_TQM823L          1       /* ...on a TQM8xxL module       */
38
39 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
40 #define CONFIG_SPLASH_SCREEN            /* ... with splashscreen support*/
41 #endif
42
43 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
44 #undef  CONFIG_8xx_CONS_SMC2
45 #undef  CONFIG_8xx_CONS_NONE
46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
47
48 #define CONFIG_BOOTCOUNT_LIMIT
49
50 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
51
52 #define CONFIG_BOARD_TYPES      1       /* support board types          */
53
54 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
55
56 #undef  CONFIG_BOOTARGS
57
58 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
59         "netdev=eth0\0"                                                 \
60         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
61                 "nfsroot=${serverip}:${rootpath}\0"                     \
62         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
63         "addip=setenv bootargs ${bootargs} "                            \
64                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
65                 ":${hostname}:${netdev}:off panic=1\0"                  \
66         "flash_nfs=run nfsargs addip;"                                  \
67                 "bootm ${kernel_addr}\0"                                \
68         "flash_self=run ramargs addip;"                                 \
69                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
70         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
71         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
72         "bootfile=/tftpboot/TQM823L/uImage\0"                           \
73         "kernel_addr=40040000\0"                                        \
74         "ramdisk_addr=40100000\0"                                       \
75         ""
76 #define CONFIG_BOOTCOMMAND      "run flash_self"
77
78 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
79 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
80
81 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
82
83 #if defined(CONFIG_LCD)
84 # undef  CONFIG_STATUS_LED              /* disturbs display             */
85 #else
86 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
87 #endif  /* CONFIG_LCD */
88
89 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
90
91 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
92
93 #define CONFIG_MAC_PARTITION
94 #define CONFIG_DOS_PARTITION
95
96 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
97
98
99 /*
100  * Command line configuration.
101  */
102 #include <config_cmd_default.h>
103
104 #define CONFIG_CMD_ASKENV
105 #define CONFIG_CMD_DATE
106 #define CONFIG_CMD_DHCP
107 #define CONFIG_CMD_IDE
108 #define CONFIG_CMD_NFS
109 #define CONFIG_CMD_SNTP
110
111 #ifdef  CONFIG_SPLASH_SCREEN
112     #define CONFIG_CMD_BMP
113 #endif
114
115
116 /*
117  * Miscellaneous configurable options
118  */
119 #define CFG_LONGHELP                    /* undef to save memory         */
120 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
121
122 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
123 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
124 #ifdef  CFG_HUSH_PARSER
125 #define CFG_PROMPT_HUSH_PS2     "> "
126 #endif
127
128 #if defined(CONFIG_CMD_KGDB)
129 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
130 #else
131 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
132 #endif
133 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
134 #define CFG_MAXARGS             16      /* max number of command args   */
135 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
136
137 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
138 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
139
140 #define CFG_LOAD_ADDR           0x100000        /* default load address */
141
142 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
143
144 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
145
146 /*
147  * Low Level Configuration Settings
148  * (address mappings, register initial values, etc.)
149  * You should know what you are doing if you make changes here.
150  */
151 /*-----------------------------------------------------------------------
152  * Internal Memory Mapped Register
153  */
154 #define CFG_IMMR                0xFFF00000
155
156 /*-----------------------------------------------------------------------
157  * Definitions for initial stack pointer and data area (in DPRAM)
158  */
159 #define CFG_INIT_RAM_ADDR       CFG_IMMR
160 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
161 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
162 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
163 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
164
165 /*-----------------------------------------------------------------------
166  * Start addresses for the final memory configuration
167  * (Set up by the startup code)
168  * Please note that CFG_SDRAM_BASE _must_ start at 0
169  */
170 #define CFG_SDRAM_BASE          0x00000000
171 #define CFG_FLASH_BASE          0x40000000
172 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
173 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
174 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
175
176 /*
177  * For booting Linux, the board info and command line data
178  * have to be in the first 8 MB of memory, since this is
179  * the maximum mapped by the Linux kernel during initialization.
180  */
181 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
182
183 /*-----------------------------------------------------------------------
184  * FLASH organization
185  */
186 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
187 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
188
189 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
190 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
191
192 #define CFG_ENV_IS_IN_FLASH     1
193 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
194 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
195
196 /* Address and size of Redundant Environment Sector     */
197 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
198 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
199
200 /*-----------------------------------------------------------------------
201  * Hardware Information Block
202  */
203 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
204 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
205 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
206
207 /*-----------------------------------------------------------------------
208  * Cache Configuration
209  */
210 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
211 #if defined(CONFIG_CMD_KGDB)
212 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
213 #endif
214
215 /*-----------------------------------------------------------------------
216  * SYPCR - System Protection Control                            11-9
217  * SYPCR can only be written once after reset!
218  *-----------------------------------------------------------------------
219  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
220  */
221 #if defined(CONFIG_WATCHDOG)
222 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
223                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
224 #else
225 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
226 #endif
227
228 /*-----------------------------------------------------------------------
229  * SIUMCR - SIU Module Configuration                            11-6
230  *-----------------------------------------------------------------------
231  * PCMCIA config., multi-function pin tri-state
232  */
233 #ifndef CONFIG_CAN_DRIVER
234 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
235 #else   /* we must activate GPL5 in the SIUMCR for CAN */
236 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
237 #endif  /* CONFIG_CAN_DRIVER */
238
239 /*-----------------------------------------------------------------------
240  * TBSCR - Time Base Status and Control                         11-26
241  *-----------------------------------------------------------------------
242  * Clear Reference Interrupt Status, Timebase freezing enabled
243  */
244 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
245
246 /*-----------------------------------------------------------------------
247  * RTCSC - Real-Time Clock Status and Control Register          11-27
248  *-----------------------------------------------------------------------
249  */
250 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
251
252 /*-----------------------------------------------------------------------
253  * PISCR - Periodic Interrupt Status and Control                11-31
254  *-----------------------------------------------------------------------
255  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
256  */
257 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
258
259 /*-----------------------------------------------------------------------
260  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
261  *-----------------------------------------------------------------------
262  * Reset PLL lock status sticky bit, timer expired status bit and timer
263  * interrupt status bit
264  */
265 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
266
267 /*-----------------------------------------------------------------------
268  * SCCR - System Clock and reset Control Register               15-27
269  *-----------------------------------------------------------------------
270  * Set clock output, timebase and RTC source and divider,
271  * power management and some other internal clocks
272  */
273 #define SCCR_MASK       SCCR_EBDF11
274 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
275                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
276                          SCCR_DFALCD00)
277
278 /*-----------------------------------------------------------------------
279  * PCMCIA stuff
280  *-----------------------------------------------------------------------
281  *
282  */
283 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
284 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
285 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
286 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
287 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
288 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
289 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
290 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
291
292 /*-----------------------------------------------------------------------
293  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
294  *-----------------------------------------------------------------------
295  */
296
297 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
298
299 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
300 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
301 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
302
303 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
304 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
305
306 #define CFG_ATA_IDE0_OFFSET     0x0000
307
308 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
309
310 /* Offset for data I/O                  */
311 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
312
313 /* Offset for normal register accesses  */
314 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
315
316 /* Offset for alternate registers       */
317 #define CFG_ATA_ALT_OFFSET      0x0100
318
319 /*-----------------------------------------------------------------------
320  *
321  *-----------------------------------------------------------------------
322  *
323  */
324 #define CFG_DER 0
325
326 /*
327  * Init Memory Controller:
328  *
329  * BR0/1 and OR0/1 (FLASH)
330  */
331
332 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
333 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
334
335 /* used to re-map FLASH both when starting from SRAM or FLASH:
336  * restrict access enough to keep SRAM working (if any)
337  * but not too much to meddle with FLASH accesses
338  */
339 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
340 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
341
342 /*
343  * FLASH timing:
344  */
345 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
346                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
347
348 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
349 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
350 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
351
352 #define CFG_OR1_REMAP   CFG_OR0_REMAP
353 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
354 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
355
356 /*
357  * BR2/3 and OR2/3 (SDRAM)
358  *
359  */
360 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
361 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
362 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
363
364 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
365 #define CFG_OR_TIMING_SDRAM     0x00000A00
366
367 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
368 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
369
370 #ifndef CONFIG_CAN_DRIVER
371 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
372 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
373 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
374 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
375 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
376 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
377 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
378                                         BR_PS_8 | BR_MS_UPMB | BR_V )
379 #endif  /* CONFIG_CAN_DRIVER */
380
381 /*
382  * Memory Periodic Timer Prescaler
383  *
384  * The Divider for PTA (refresh timer) configuration is based on an
385  * example SDRAM configuration (64 MBit, one bank). The adjustment to
386  * the number of chip selects (NCS) and the actually needed refresh
387  * rate is done by setting MPTPR.
388  *
389  * PTA is calculated from
390  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
391  *
392  *      gclk      CPU clock (not bus clock!)
393  *      Trefresh  Refresh cycle * 4 (four word bursts used)
394  *
395  * 4096  Rows from SDRAM example configuration
396  * 1000  factor s -> ms
397  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
398  *    4  Number of refresh cycles per period
399  *   64  Refresh cycle in ms per number of rows
400  * --------------------------------------------
401  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
402  *
403  * 50 MHz => 50.000.000 / Divider =  98
404  * 66 Mhz => 66.000.000 / Divider = 129
405  * 80 Mhz => 80.000.000 / Divider = 156
406  */
407
408 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
409 #define CFG_MAMR_PTA    98
410
411 /*
412  * For 16 MBit, refresh rates could be 31.3 us
413  * (= 64 ms / 2K = 125 / quad bursts).
414  * For a simpler initialization, 15.6 us is used instead.
415  *
416  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
417  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
418  */
419 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
420 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
421
422 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
423 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
424 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
425
426 /*
427  * MAMR settings for SDRAM
428  */
429
430 /* 8 column SDRAM */
431 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
432                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
433                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
434 /* 9 column SDRAM */
435 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
436                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
437                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
438
439
440 /*
441  * Internal Definitions
442  *
443  * Boot Flags
444  */
445 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
446 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
447
448 #endif  /* __CONFIG_H */