Merge branch 'evk1100-prep'
[platform/kernel/u-boot.git] / include / configs / TQM823L.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_TQM823L          1       /* ...on a TQM8xxL module       */
38
39 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
40 #define CONFIG_LCD_LOGO         1       /* print our logo on the LCD    */
41 #define CONFIG_LCD_INFO         1       /* ... and some board info      */
42 #define CONFIG_SPLASH_SCREEN            /* ... with splashscreen support*/
43 #endif
44
45 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
46 #undef  CONFIG_8xx_CONS_SMC2
47 #undef  CONFIG_8xx_CONS_NONE
48 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
49
50 #define CONFIG_BOOTCOUNT_LIMIT
51
52 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
53
54 #define CONFIG_BOARD_TYPES      1       /* support board types          */
55
56 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
57
58 #undef  CONFIG_BOOTARGS
59
60 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
61         "netdev=eth0\0"                                                 \
62         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
63                 "nfsroot=${serverip}:${rootpath}\0"                     \
64         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
65         "addip=setenv bootargs ${bootargs} "                            \
66                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
67                 ":${hostname}:${netdev}:off panic=1\0"                  \
68         "flash_nfs=run nfsargs addip;"                                  \
69                 "bootm ${kernel_addr}\0"                                \
70         "flash_self=run ramargs addip;"                                 \
71                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
72         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
73         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
74         "hostname=TQM823L\0"                                            \
75         "bootfile=TQM823L/uImage\0"                                     \
76         "fdt_addr=40040000\0"                                           \
77         "kernel_addr=40060000\0"                                        \
78         "ramdisk_addr=40200000\0"                                       \
79         "u-boot=TQM823L/u-image.bin\0"                                  \
80         "load=tftp 200000 ${u-boot}\0"                                  \
81         "update=prot off 40000000 +${filesize};"                        \
82                 "era 40000000 +${filesize};"                            \
83                 "cp.b 200000 40000000 ${filesize};"                     \
84                 "sete filesize;save\0"                                  \
85         ""
86 #define CONFIG_BOOTCOMMAND      "run flash_self"
87
88 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
89 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
90
91 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
92
93 #if defined(CONFIG_LCD)
94 # undef  CONFIG_STATUS_LED              /* disturbs display             */
95 #else
96 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
97 #endif  /* CONFIG_LCD */
98
99 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
100
101 /*
102  * BOOTP options
103  */
104 #define CONFIG_BOOTP_SUBNETMASK
105 #define CONFIG_BOOTP_GATEWAY
106 #define CONFIG_BOOTP_HOSTNAME
107 #define CONFIG_BOOTP_BOOTPATH
108 #define CONFIG_BOOTP_BOOTFILESIZE
109
110
111 #define CONFIG_MAC_PARTITION
112 #define CONFIG_DOS_PARTITION
113
114 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
115
116
117 /*
118  * Command line configuration.
119  */
120 #include <config_cmd_default.h>
121
122 #define CONFIG_CMD_ASKENV
123 #define CONFIG_CMD_DATE
124 #define CONFIG_CMD_DHCP
125 #define CONFIG_CMD_ELF
126 #define CONFIG_CMD_EXT2
127 #define CONFIG_CMD_IDE
128 #define CONFIG_CMD_JFFS2
129 #define CONFIG_CMD_NFS
130 #define CONFIG_CMD_SNTP
131
132 #ifdef  CONFIG_SPLASH_SCREEN
133     #define CONFIG_CMD_BMP
134 #endif
135
136
137 #define CONFIG_NETCONSOLE
138
139 /*
140  * Miscellaneous configurable options
141  */
142 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
143 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
144
145 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
146 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
147 #ifdef  CONFIG_SYS_HUSH_PARSER
148 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
149 #endif
150
151 #if defined(CONFIG_CMD_KGDB)
152 #define CONFIG_SYS_CBSIZE               1024    /* Console I/O Buffer Size      */
153 #else
154 #define CONFIG_SYS_CBSIZE               256     /* Console I/O Buffer Size      */
155 #endif
156 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
157 #define CONFIG_SYS_MAXARGS              16      /* max number of command args   */
158 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
159
160 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
161 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
162
163 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
164
165 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
166
167 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
168
169 /*
170  * Low Level Configuration Settings
171  * (address mappings, register initial values, etc.)
172  * You should know what you are doing if you make changes here.
173  */
174 /*-----------------------------------------------------------------------
175  * Internal Memory Mapped Register
176  */
177 #define CONFIG_SYS_IMMR         0xFFF00000
178
179 /*-----------------------------------------------------------------------
180  * Definitions for initial stack pointer and data area (in DPRAM)
181  */
182 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
183 #define CONFIG_SYS_INIT_RAM_END 0x2F00  /* End of used area in DPRAM    */
184 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
185 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
186 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
187
188 /*-----------------------------------------------------------------------
189  * Start addresses for the final memory configuration
190  * (Set up by the startup code)
191  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
192  */
193 #define CONFIG_SYS_SDRAM_BASE           0x00000000
194 #define CONFIG_SYS_FLASH_BASE           0x40000000
195 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
196 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
197 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
198
199 /*
200  * For booting Linux, the board info and command line data
201  * have to be in the first 8 MB of memory, since this is
202  * the maximum mapped by the Linux kernel during initialization.
203  */
204 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
205
206 /*-----------------------------------------------------------------------
207  * FLASH organization
208  */
209
210 /* use CFI flash driver */
211 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant */
212 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
213 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_BASE+flash_info[0].size }
214 #define CONFIG_SYS_FLASH_EMPTY_INFO
215 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       1
216 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks */
217 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip */
218
219 #define CONFIG_ENV_IS_IN_FLASH  1
220 #define CONFIG_ENV_OFFSET               0x8000  /*   Offset   of Environment Sector     */
221 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
222
223 /* Address and size of Redundant Environment Sector     */
224 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET+CONFIG_ENV_SIZE)
225 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
226
227 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
228
229 #define CONFIG_MISC_INIT_R              /* Make sure to remap flashes correctly */
230
231 /*-----------------------------------------------------------------------
232  * Dynamic MTD partition support
233  */
234 #define CONFIG_CMD_MTDPARTS
235 #define MTDIDS_DEFAULT          "nor0=TQM8xxL-0"
236
237 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxL-0:256k(u-boot),"      \
238                                                 "128k(dtb),"            \
239                                                 "1664k(kernel),"        \
240                                                 "2m(rootfs),"           \
241                                                 "4m(data)"
242
243 /*-----------------------------------------------------------------------
244  * Hardware Information Block
245  */
246 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
247 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
248 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
249
250 /*-----------------------------------------------------------------------
251  * Cache Configuration
252  */
253 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
254 #if defined(CONFIG_CMD_KGDB)
255 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
256 #endif
257
258 /*-----------------------------------------------------------------------
259  * SYPCR - System Protection Control                            11-9
260  * SYPCR can only be written once after reset!
261  *-----------------------------------------------------------------------
262  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
263  */
264 #if defined(CONFIG_WATCHDOG)
265 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
266                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
267 #else
268 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
269 #endif
270
271 /*-----------------------------------------------------------------------
272  * SIUMCR - SIU Module Configuration                            11-6
273  *-----------------------------------------------------------------------
274  * PCMCIA config., multi-function pin tri-state
275  */
276 #ifndef CONFIG_CAN_DRIVER
277 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
278 #else   /* we must activate GPL5 in the SIUMCR for CAN */
279 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
280 #endif  /* CONFIG_CAN_DRIVER */
281
282 /*-----------------------------------------------------------------------
283  * TBSCR - Time Base Status and Control                         11-26
284  *-----------------------------------------------------------------------
285  * Clear Reference Interrupt Status, Timebase freezing enabled
286  */
287 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
288
289 /*-----------------------------------------------------------------------
290  * RTCSC - Real-Time Clock Status and Control Register          11-27
291  *-----------------------------------------------------------------------
292  */
293 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
294
295 /*-----------------------------------------------------------------------
296  * PISCR - Periodic Interrupt Status and Control                11-31
297  *-----------------------------------------------------------------------
298  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
299  */
300 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
301
302 /*-----------------------------------------------------------------------
303  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
304  *-----------------------------------------------------------------------
305  * Reset PLL lock status sticky bit, timer expired status bit and timer
306  * interrupt status bit
307  */
308 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
309
310 /*-----------------------------------------------------------------------
311  * SCCR - System Clock and reset Control Register               15-27
312  *-----------------------------------------------------------------------
313  * Set clock output, timebase and RTC source and divider,
314  * power management and some other internal clocks
315  */
316 #define SCCR_MASK       SCCR_EBDF11
317 #define CONFIG_SYS_SCCR (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
318                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
319                          SCCR_DFALCD00)
320
321 /*-----------------------------------------------------------------------
322  * PCMCIA stuff
323  *-----------------------------------------------------------------------
324  *
325  */
326 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
327 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
328 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
329 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
330 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
331 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
332 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
333 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
334
335 /*-----------------------------------------------------------------------
336  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
337  *-----------------------------------------------------------------------
338  */
339
340 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
341
342 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
343 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
344 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
345
346 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
347 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
348
349 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
350
351 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
352
353 /* Offset for data I/O                  */
354 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
355
356 /* Offset for normal register accesses  */
357 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
358
359 /* Offset for alternate registers       */
360 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
361
362 /*-----------------------------------------------------------------------
363  *
364  *-----------------------------------------------------------------------
365  *
366  */
367 #define CONFIG_SYS_DER  0
368
369 /*
370  * Init Memory Controller:
371  *
372  * BR0/1 and OR0/1 (FLASH)
373  */
374
375 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
376 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
377
378 /* used to re-map FLASH both when starting from SRAM or FLASH:
379  * restrict access enough to keep SRAM working (if any)
380  * but not too much to meddle with FLASH accesses
381  */
382 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
383 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
384
385 /*
386  * FLASH timing:
387  */
388 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
389                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
390
391 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
392 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
393 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
394
395 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
396 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
397 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
398
399 /*
400  * BR2/3 and OR2/3 (SDRAM)
401  *
402  */
403 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
404 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
405 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
406
407 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
408 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
409
410 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
411 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
412
413 #ifndef CONFIG_CAN_DRIVER
414 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR2_PRELIM
415 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
416 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
417 #define CONFIG_SYS_CAN_BASE             0xC0000000      /* CAN mapped at 0xC0000000     */
418 #define CONFIG_SYS_CAN_OR_AM            0xFFFF8000      /* 32 kB address mask           */
419 #define CONFIG_SYS_OR3_CAN              (CONFIG_SYS_CAN_OR_AM | OR_G5LA | OR_BI)
420 #define CONFIG_SYS_BR3_CAN              ((CONFIG_SYS_CAN_BASE & BR_BA_MSK) | \
421                                         BR_PS_8 | BR_MS_UPMB | BR_V )
422 #endif  /* CONFIG_CAN_DRIVER */
423
424 /*
425  * Memory Periodic Timer Prescaler
426  *
427  * The Divider for PTA (refresh timer) configuration is based on an
428  * example SDRAM configuration (64 MBit, one bank). The adjustment to
429  * the number of chip selects (NCS) and the actually needed refresh
430  * rate is done by setting MPTPR.
431  *
432  * PTA is calculated from
433  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
434  *
435  *      gclk      CPU clock (not bus clock!)
436  *      Trefresh  Refresh cycle * 4 (four word bursts used)
437  *
438  * 4096  Rows from SDRAM example configuration
439  * 1000  factor s -> ms
440  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
441  *    4  Number of refresh cycles per period
442  *   64  Refresh cycle in ms per number of rows
443  * --------------------------------------------
444  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
445  *
446  * 50 MHz => 50.000.000 / Divider =  98
447  * 66 Mhz => 66.000.000 / Divider = 129
448  * 80 Mhz => 80.000.000 / Divider = 156
449  */
450
451 #define CONFIG_SYS_PTA_PER_CLK  ((4096 * 32 * 1000) / (4 * 64))
452 #define CONFIG_SYS_MAMR_PTA     98
453
454 /*
455  * For 16 MBit, refresh rates could be 31.3 us
456  * (= 64 ms / 2K = 125 / quad bursts).
457  * For a simpler initialization, 15.6 us is used instead.
458  *
459  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
460  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
461  */
462 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
463 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
464
465 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
466 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
467 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
468
469 /*
470  * MAMR settings for SDRAM
471  */
472
473 /* 8 column SDRAM */
474 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
475                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
476                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
477 /* 9 column SDRAM */
478 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
479                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
480                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
481
482
483 /*
484  * Internal Definitions
485  *
486  * Boot Flags
487  */
488 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
489 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
490
491 #endif  /* __CONFIG_H */