Merge with git://git.kernel.org/pub/scm/boot/u-boot/u-boot.git#ft_infr
[platform/kernel/u-boot.git] / include / configs / TASREG.h
1 /*
2  * Configuation settings for the esd TASREG board.
3  *
4  * (C) Copyright 2004
5  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 /*
27  * board/config.h - configuration options, board specific
28  */
29
30 #ifndef _TASREG_H
31 #define _TASREG_H
32
33 #ifndef __ASSEMBLY__
34 #include <asm/m5249.h>
35 #endif
36
37 /*
38  * High Level Configuration Options
39  * (easy to change)
40  */
41 #define CONFIG_MCF52x2                  /* define processor family */
42 #define CONFIG_M5249                    /* define processor type */
43
44 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
45
46 #define CONFIG_BAUDRATE         19200
47 #define CFG_BAUDRATE_TABLE { 9600 , 19200 , 38400 , 57600, 115200 }
48
49 #undef  CONFIG_WATCHDOG
50
51 #undef CONFIG_MONITOR_IS_IN_RAM               /* no pre-loader required!!! ;-) */
52
53 #define CONFIG_COMMANDS       ((CONFIG_CMD_DFL        |    \
54                                 CFG_CMD_BSP           |    \
55                                 CFG_CMD_EEPROM        |    \
56                                 CFG_CMD_I2C            ) & \
57                                ~(CFG_CMD_NET))
58
59 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
60 #include <cmd_confdefs.h>
61 #define CONFIG_BOOTDELAY        3
62
63 #define CFG_PROMPT              "=> "
64 #define CFG_LONGHELP                            /* undef to save memory         */
65
66 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
67 #define CFG_CBSIZE              1024            /* Console I/O Buffer Size      */
68 #else
69 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
70 #endif
71 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
72 #define CFG_MAXARGS             16              /* max number of command args   */
73 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
74
75 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
76 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
77 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
78 #define CONFIG_LOOPW            1       /* enable loopw command         */
79 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
80
81 #define CFG_LOAD_ADDR           0x200000        /* default load address */
82
83 #define CFG_MEMTEST_START       0x400
84 #define CFG_MEMTEST_END         0x380000
85
86 #define CFG_HZ                  1000
87
88 /*
89  * Clock configuration: enable only one of the following options
90  */
91
92 #if 0 /* this setting will run the cpu at 11MHz */
93 #define CFG_PLL_BYPASS          1                /* bypass PLL for test purpose */
94 #undef  CFG_FAST_CLK                             /* MCF5249 can run at 140MHz   */
95 #define CFG_CLK                 11289600         /* PLL bypass                  */
96 #endif
97
98 #if 0 /* this setting will run the cpu at 70MHz */
99 #undef  CFG_PLL_BYPASS                           /* bypass PLL for test purpose */
100 #undef  CFG_FAST_CLK                             /* MCF5249 can run at 140MHz   */
101 #define CFG_CLK                 72185018         /* The next lower speed        */
102 #endif
103
104 #if 1 /* this setting will run the cpu at 140MHz */
105 #undef  CFG_PLL_BYPASS                           /* bypass PLL for test purpose */
106 #define CFG_FAST_CLK            1                /* MCF5249 can run at 140MHz   */
107 #define CFG_CLK                 132025600        /* MCF5249 can run at 140MHz   */
108 #endif
109
110 /*
111  * Low Level Configuration Settings
112  * (address mappings, register initial values, etc.)
113  * You should know what you are doing if you make changes here.
114  */
115
116 #define CFG_MBAR                0x10000000      /* Register Base Addrs */
117 #define CFG_MBAR2               0x80000000
118
119 /*-----------------------------------------------------------------------
120  * I2C
121  */
122 #define CONFIG_SOFT_I2C
123 #define CFG_I2C_SPEED           100000  /* I2C speed and slave address */
124 #define CFG_I2C_SLAVE           0x7F
125 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC32             */
126 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
127 /* mask of address bits that overflow into the "EEPROM chip address"    */
128 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x01
129 #define CFG_EEPROM_PAGE_WRITE_BITS 5    /* The Catalyst CAT24WC32 has   */
130                                         /* 32 byte page write mode using*/
131                                         /* last 5 bits of the address   */
132 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
133 #define CFG_EEPROM_PAGE_WRITE_ENABLE
134
135 #if defined (CONFIG_SOFT_I2C)
136 #if 0 /* push-pull */
137 #define SDA             0x00800000
138 #define SCL             0x00000008
139 #define DIR0            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_EN))
140 #define DIR1            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_EN))
141 #define OUT0            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_OUT))
142 #define OUT1            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_OUT))
143 #define IN0             *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_READ))
144 #define IN1             *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_READ))
145 #define I2C_INIT        {OUT1|=SDA;OUT0|=SCL;}
146 #define I2C_READ        ((IN1&SDA)?1:0)
147 #define I2C_SDA(x)      {if(x)OUT1|=SDA;else OUT1&=~SDA;}
148 #define I2C_SCL(x)      {if(x)OUT0|=SCL;else OUT0&=~SCL;}
149 #define I2C_DELAY       {udelay(5);}
150 #define I2C_ACTIVE      {DIR1|=SDA;}
151 #define I2C_TRISTATE    {DIR1&=~SDA;}
152 #else /* open-collector */
153 #define SDA             0x00800000
154 #define SCL             0x00000008
155 #define DIR0            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_EN))
156 #define DIR1            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_EN))
157 #define OUT0            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_OUT))
158 #define OUT1            *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_OUT))
159 #define IN0             *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO_READ))
160 #define IN1             *((volatile ulong*)(CFG_MBAR2+MCFSIM_GPIO1_READ))
161 #define I2C_INIT        {DIR1&=~SDA;DIR0&=~SCL;OUT1&=~SDA;OUT0&=~SCL;}
162 #define I2C_READ        ((IN1&SDA)?1:0)
163 #define I2C_SDA(x)      {if(x)DIR1&=~SDA;else DIR1|=SDA;}
164 #define I2C_SCL(x)      {if(x)DIR0&=~SCL;else DIR0|=SCL;}
165 #define I2C_DELAY       {udelay(5);}
166 #define I2C_ACTIVE      {DIR1|=SDA;}
167 #define I2C_TRISTATE    {DIR1&=~SDA;}
168 #endif
169 #endif
170
171 /*-----------------------------------------------------------------------
172  * Definitions for initial stack pointer and data area (in DPRAM)
173  */
174 #define CFG_INIT_RAM_ADDR       0x20000000
175 #define CFG_INIT_RAM_END        0x1000  /* End of used area in internal SRAM    */
176 #define CFG_GBL_DATA_SIZE       64      /* size in bytes reserved for initial data */
177 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
178 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
179
180 #define CFG_ENV_IS_IN_FLASH     1
181 #define CFG_ENV_ADDR            0xFFC40000      /* Address of Environment Sector*/
182 #define CFG_ENV_SIZE            0x10000 /* Total Size of Environment Sector     */
183 #define CFG_ENV_SECT_SIZE       0x10000 /* see README - env sector total size   */
184
185 /*-----------------------------------------------------------------------
186  * Start addresses for the final memory configuration
187  * (Set up by the startup code)
188  * Please note that CFG_SDRAM_BASE _must_ start at 0
189  */
190 #define CFG_SDRAM_BASE          0x00000000
191 #define CFG_SDRAM_SIZE          16              /* SDRAM size in MB */
192 #define CFG_FLASH_BASE          0xffc00000
193
194 #if 0 /* test-only */
195 #define CONFIG_PRAM             512 /* test-only for SDRAM problem!!!!!!!!!!!!!!!!!!!! */
196 #endif
197
198 #define CFG_MONITOR_BASE        (CFG_FLASH_BASE + 0x400)
199
200 #define CFG_MONITOR_LEN         0x20000
201 #define CFG_MALLOC_LEN          (1 * 1024*1024) /* Reserve 1 MB for malloc()    */
202 #define CFG_BOOTPARAMS_LEN      64*1024
203
204 /*
205  * For booting Linux, the board info and command line data
206  * have to be in the first 8 MB of memory, since this is
207  * the maximum mapped by the Linux kernel during initialization ??
208  */
209 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
210
211 /*-----------------------------------------------------------------------
212  * FLASH organization
213  */
214 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
215 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
216
217 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
218 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
219
220 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
221 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
222 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
223 /*
224  * The following defines are added for buggy IOP480 byte interface.
225  * All other boards should use the standard values (CPCI405 etc.)
226  */
227 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
228 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
229 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
230
231 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
232
233 /*-----------------------------------------------------------------------
234  * Cache Configuration
235  */
236 #define CFG_CACHELINE_SIZE      16
237
238 /*-----------------------------------------------------------------------
239  * Memory bank definitions
240  */
241
242 /* CS0 - AMD Flash, address 0xffc00000 */
243 #define CFG_CSAR0               0xffc0
244 #define CFG_CSCR0               0x1980          /* WS=0110, AA=1, PS=10         */
245 /** Note: There is a CSMR0/DRAM vector problem, need to disable C/I ***/
246 #define CFG_CSMR0               0x003f0021      /* 4MB, AA=0, WP=0, C/I=1, V=1  */
247
248 /* CS1 - FPGA, address 0xe0000000 */
249 #define CFG_CSAR1               0xe000
250 #define CFG_CSCR1               0x0d80          /* WS=0011, AA=1, PS=10         */
251 #define CFG_CSMR1               0x00010001      /* 128kB, AA=0, WP=0, C/I=0, V=1*/
252
253 /*-----------------------------------------------------------------------
254  * Port configuration
255  */
256 #define CFG_GPIO_FUNC           0x00000008      /* Set gpio pins: none          */
257 #define CFG_GPIO1_FUNC          0x00df00f0      /* 36-39(SWITCH),48-52(FPGAs),54*/
258 #define CFG_GPIO_EN             0x00000008      /* Set gpio output enable       */
259 #define CFG_GPIO1_EN            0x00c70000      /* Set gpio output enable       */
260 #define CFG_GPIO_OUT            0x00000008      /* Set outputs to default state */
261 #define CFG_GPIO1_OUT           0x00c70000      /* Set outputs to default state */
262
263 #define CFG_GPIO1_LED           0x00400000      /* user led                     */
264
265 /*-----------------------------------------------------------------------
266  * FPGA stuff
267  */
268 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
269 #define CFG_FPGA_MAX_SIZE       512*1024    /* 512kByte is enough for XC2S200*/
270
271 /* FPGA program pin configuration */
272 #define CFG_FPGA_PRG            0x00010000  /* FPGA program pin (ppc output) */
273 #define CFG_FPGA_CLK            0x00040000  /* FPGA clk pin (ppc output)     */
274 #define CFG_FPGA_DATA           0x00020000  /* FPGA data pin (ppc output)    */
275 #define CFG_FPGA_INIT           0x00080000  /* FPGA init pin (ppc input)     */
276 #define CFG_FPGA_DONE           0x00100000  /* FPGA done pin (ppc input)     */
277
278 #endif  /* _TASREG_H */