include/configs/Sandpoint8240.h

   1 /*
   2  * (C) Copyright 2001-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /* ------------------------------------------------------------------------- */
   9
  10 /*
  11  * board/config.h - configuration options, board specific
  12  */
  13
  14 #ifndef __CONFIG_H
  15 #define __CONFIG_H
  16
  17 /*
  18  * High Level Configuration Options
  19  * (easy to change)
  20  */
  21
  22 #define CONFIG_MPC824X          1
  23 #define CONFIG_MPC8240          1
  24 #define CONFIG_SANDPOINT        1
  25
  26 #define CONFIG_SYS_TEXT_BASE    0xFFF00000
  27 #define CONFIG_SYS_LDSCRIPT     "board/sandpoint/u-boot.lds"
  28
  29 #if 0
  30 #define USE_DINK32              1
  31 #else
  32 #undef USE_DINK32
  33 #endif
  34
  35 #define CONFIG_CONS_INDEX       1
  36 #define CONFIG_BAUDRATE         9600
  37
  38 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  39
  40 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
  41
  42 #define CONFIG_PREBOOT  "echo;" \
  43         "echo Type \"run net_nfs\" to mount root filesystem over NFS;" \
  44         "echo"
  45
  46 #undef  CONFIG_BOOTARGS
  47
  48 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  49         "netdev=eth0\0"                                                 \
  50         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  51                 "nfsroot=${serverip}:${rootpath}\0"                     \
  52         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  53         "addip=setenv bootargs ${bootargs} "                            \
  54                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
  55                 ":${hostname}:${netdev}:off panic=1\0"                  \
  56         "net_self=tftp ${kernel_addr} ${bootfile};"                     \
  57                 "tftp ${ramdisk_addr} ${ramdisk};"                      \
  58                 "run ramargs addip;"                                    \
  59                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
  60         "net_nfs=tftp ${kernel_addr} ${bootfile};"                      \
  61                 "run nfsargs addip;bootm\0"                             \
  62         "rootpath=/opt/eldk/ppc_82xx\0"                                 \
  63         "bootfile=/tftpboot/SP8240/uImage\0"                            \
  64         "ramdisk=/tftpboot/SP8240/uRamdisk\0"                           \
  65         "kernel_addr=200000\0"                                          \
  66         "ramdisk_addr=400000\0"                                         \
  67         ""
  68 #define CONFIG_BOOTCOMMAND      "run flash_self"
  69
  70
  71 /*
  72  * BOOTP options
  73  */
  74 #define CONFIG_BOOTP_BOOTFILESIZE
  75 #define CONFIG_BOOTP_BOOTPATH
  76 #define CONFIG_BOOTP_GATEWAY
  77 #define CONFIG_BOOTP_HOSTNAME
  78
  79
  80 /*
  81  * Command line configuration.
  82  */
  83 #include <config_cmd_default.h>
  84
  85 #define CONFIG_CMD_DHCP
  86 #define CONFIG_CMD_ELF
  87 #define CONFIG_CMD_I2C
  88 #define CONFIG_CMD_SDRAM
  89 #define CONFIG_CMD_EEPROM
  90 #define CONFIG_CMD_NFS
  91 #define CONFIG_CMD_PCI
  92 #define CONFIG_CMD_SNTP
  93
  94
  95 #define CONFIG_DRAM_SPEED       100             /* MHz                          */
  96
  97 /*
  98  * Miscellaneous configurable options
  99  */
 100 #define CONFIG_SYS_LONGHELP             1               /* undef to save memory         */
 101 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
 102 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)      /* Print Buffer Size    */
 103 #define CONFIG_SYS_MAXARGS              16              /* max number of command args   */
 104 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 105 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address         */
 106
 107 /*-----------------------------------------------------------------------
 108  * PCI stuff
 109  *-----------------------------------------------------------------------
 110  */
 111 #define CONFIG_PCI                              /* include pci support          */
 112 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 113 #undef CONFIG_PCI_PNP
 114
 115
 116 #define CONFIG_EEPRO100
 117 #define CONFIG_SYS_RX_ETH_BUFFER        8               /* use 8 rx buffer on eepro100  */
 118
 119 #define PCI_ENET0_IOADDR        0x80000000
 120 #define PCI_ENET0_MEMADDR       0x80000000
 121 #define PCI_ENET1_IOADDR        0x81000000
 122 #define PCI_ENET1_MEMADDR       0x81000000
 123
 124
 125 /*-----------------------------------------------------------------------
 126  * Start addresses for the final memory configuration
 127  * (Set up by the startup code)
 128  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 129  */
 130 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 131 #define CONFIG_SYS_MAX_RAM_SIZE 0x10000000
 132
 133 #define CONFIG_SYS_RESET_ADDRESS        0xFFF00100
 134
 135 #if defined (USE_DINK32)
 136 #define CONFIG_SYS_MONITOR_LEN          0x00030000
 137 #define CONFIG_SYS_MONITOR_BASE 0x00090000
 138 #define CONFIG_SYS_RAMBOOT              1
 139 #define CONFIG_SYS_INIT_RAM_ADDR        (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
 140 #define CONFIG_SYS_INIT_RAM_SIZE        0x10000
 141 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 142 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 143 #else
 144 #undef  CONFIG_SYS_RAMBOOT
 145 #define CONFIG_SYS_MONITOR_LEN          0x00030000
 146 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 147
 148
 149 #define CONFIG_SYS_INIT_RAM_ADDR     0x40000000
 150 #define CONFIG_SYS_INIT_RAM_SIZE      0x1000
 151 #define CONFIG_SYS_GBL_DATA_OFFSET  (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 152
 153 #endif
 154
 155 #define CONFIG_SYS_FLASH_BASE           0xFFF00000
 156 #if 0
 157 #define CONFIG_SYS_FLASH_SIZE           (512 * 1024)    /* sandpoint has tiny eeprom    */
 158 #else
 159 #define CONFIG_SYS_FLASH_SIZE           (1024 * 1024)   /* Unity has onboard 1MByte flash */
 160 #endif
 161 #define CONFIG_ENV_IS_IN_FLASH  1
 162 #define CONFIG_ENV_OFFSET               0x00004000      /* Offset of Environment Sector */
 163 #define CONFIG_ENV_SIZE         0x00002000      /* Total Size of Environment Sector */
 164
 165 #define CONFIG_SYS_MALLOC_LEN           (512 << 10)     /* Reserve 512 kB for malloc()  */
 166
 167 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on             */
 168 #define CONFIG_SYS_MEMTEST_END          0x04000000      /* 0 ... 32 MB in DRAM          */
 169
 170 #define CONFIG_SYS_EUMB_ADDR            0xFC000000
 171
 172 #define CONFIG_SYS_ISA_MEM              0xFD000000
 173 #define CONFIG_SYS_ISA_IO               0xFE000000
 174
 175 #define CONFIG_SYS_FLASH_RANGE_BASE     0xFF000000      /* flash memory address range   */
 176 #define CONFIG_SYS_FLASH_RANGE_SIZE     0x01000000
 177 #define FLASH_BASE0_PRELIM      0xFFF00000      /* sandpoint flash              */
 178 #define FLASH_BASE1_PRELIM      0xFF000000      /* PMC onboard flash            */
 179
 180 /*
 181  * select i2c support configuration
 182  *
 183  * Supported configurations are {none, software, hardware} drivers.
 184  * If the software driver is chosen, there are some additional
 185  * configuration items that the driver uses to drive the port pins.
 186  */
 187 #define CONFIG_HARD_I2C         1               /* To enable I2C support */
 188 #undef  CONFIG_SYS_I2C_SOFT
 189 #define CONFIG_SYS_I2C_SLAVE    0x7F
 190 #define CONFIG_SYS_I2C_SPEED    400000
 191
 192 #ifdef CONFIG_SYS_I2C_SOFT
 193 #error "Soft I2C is not configured properly.  Please review!"
 194 #define CONFIG_SYS_I2C
 195 #define CONFIG_SYS_I2C_SOFT_SPEED       50000
 196 #define CONFIG_SYS_I2C_SOFT_SLAVE       0xFE
 197 #define I2C_PORT                3               /* Port A=0, B=1, C=2, D=3 */
 198 #define I2C_ACTIVE              (iop->pdir |=  0x00010000)
 199 #define I2C_TRISTATE            (iop->pdir &= ~0x00010000)
 200 #define I2C_READ                ((iop->pdat & 0x00010000) != 0)
 201 #define I2C_SDA(bit)            if(bit) iop->pdat |=  0x00010000; \
 202                                 else    iop->pdat &= ~0x00010000
 203 #define I2C_SCL(bit)            if(bit) iop->pdat |=  0x00020000; \
 204                                 else    iop->pdat &= ~0x00020000
 205 #define I2C_DELAY               udelay(5)       /* 1/4 I2C clock duration */
 206 #endif /* CONFIG_SYS_I2C_SOFT */
 207
 208
 209 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57            /* EEPROM IS24C02               */
 210 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1               /* Bytes of address             */
 211 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       3       /* write page size              */
 212 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* takes up to 10 msec          */
 213
 214
 215 #define CONFIG_SYS_FLASH_BANKS          { FLASH_BASE0_PRELIM , FLASH_BASE1_PRELIM }
 216
 217 /*-----------------------------------------------------------------------
 218  * Definitions for initial stack pointer and data area (in DPRAM)
 219  */
 220
 221
 222 /* #define CONFIG_WINBOND_83C553        1       / *has a winbond bridge                 */
 223 #define CONFIG_SYS_USE_WINBOND_IDE      0       /*use winbond 83c553 internal IDE ctrlr */
 224 #define CONFIG_SYS_WINBOND_ISA_CFG_ADDR    0x80005800   /*pci-isa bridge config addr    */
 225 #define CONFIG_SYS_WINBOND_IDE_CFG_ADDR    0x80005900   /*ide config addr               */
 226
 227 #define CONFIG_SYS_IDE_MAXBUS           2   /* max. 2 IDE busses        */
 228 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 229
 230 /*
 231  * NS87308 Configuration
 232  */
 233 #define CONFIG_NS87308                  /* Nat Semi super-io controller on ISA bus */
 234
 235 #define CONFIG_SYS_NS87308_BADDR_10     1
 236
 237 #define CONFIG_SYS_NS87308_DEVS ( CONFIG_SYS_NS87308_UART1   | \
 238                                   CONFIG_SYS_NS87308_UART2   | \
 239                                   CONFIG_SYS_NS87308_POWRMAN | \
 240                                   CONFIG_SYS_NS87308_RTC_APC )
 241
 242 #undef  CONFIG_SYS_NS87308_PS2MOD
 243
 244 #define CONFIG_SYS_NS87308_CS0_BASE     0x0076
 245 #define CONFIG_SYS_NS87308_CS0_CONF     0x30
 246 #define CONFIG_SYS_NS87308_CS1_BASE     0x0075
 247 #define CONFIG_SYS_NS87308_CS1_CONF     0x30
 248 #define CONFIG_SYS_NS87308_CS2_BASE     0x0074
 249 #define CONFIG_SYS_NS87308_CS2_CONF     0x30
 250
 251 /*
 252  * NS16550 Configuration
 253  */
 254 #define CONFIG_SYS_NS16550
 255 #define CONFIG_SYS_NS16550_SERIAL
 256
 257 #define CONFIG_SYS_NS16550_REG_SIZE     1
 258
 259 #define CONFIG_SYS_NS16550_CLK          1843200
 260
 261 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_ISA_IO + CONFIG_SYS_NS87308_UART1_BASE)
 262 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_ISA_IO + CONFIG_SYS_NS87308_UART2_BASE)
 263
 264 /*
 265  * Low Level Configuration Settings
 266  * (address mappings, register initial values, etc.)
 267  * You should know what you are doing if you make changes here.
 268  */
 269
 270 #define CONFIG_SYS_CLK_FREQ  33000000   /* external frequency to pll */
 271 #define CONFIG_PLL_PCI_TO_MEM_MULTIPLIER  1
 272
 273 #define CONFIG_SYS_ROMNAL               7       /*rom/flash next access time            */
 274 #define CONFIG_SYS_ROMFAL               11      /*rom/flash access time                 */
 275
 276 #define CONFIG_SYS_REFINT       430     /* no of clock cycles between CBR refresh cycles */
 277
 278 /* the following are for SDRAM only*/
 279 #define CONFIG_SYS_BSTOPRE      121     /* Burst To Precharge, sets open page interval */
 280 #define CONFIG_SYS_REFREC               8       /* Refresh to activate interval         */
 281 #define CONFIG_SYS_RDLAT                4       /* data latency from read command       */
 282 #define CONFIG_SYS_PRETOACT             3       /* Precharge to activate interval       */
 283 #define CONFIG_SYS_ACTTOPRE             5       /* Activate to Precharge interval       */
 284 #define CONFIG_SYS_ACTORW               3       /* Activate to R/W                      */
 285 #define CONFIG_SYS_SDMODE_CAS_LAT       3       /* SDMODE CAS latency                   */
 286 #define CONFIG_SYS_SDMODE_WRAP          0       /* SDMODE wrap type                     */
 287 #define CONFIG_SYS_SDMODE_BURSTLEN      2       /* SDMODE Burst length 2=4, 3=8         */
 288
 289 #define CONFIG_SYS_REGISTERD_TYPE_BUFFER   1
 290
 291 /* memory bank settings*/
 292 /*
 293  * only bits 20-29 are actually used from these vales to set the
 294  * start/end address the upper two bits will be 0, and the lower 20
 295  * bits will be set to 0x00000 for a start address, or 0xfffff for an
 296  * end address
 297  */
 298 #define CONFIG_SYS_BANK0_START          0x00000000
 299 #define CONFIG_SYS_BANK0_END            (CONFIG_SYS_MAX_RAM_SIZE - 1)
 300 #define CONFIG_SYS_BANK0_ENABLE 1
 301 #define CONFIG_SYS_BANK1_START          0x3ff00000
 302 #define CONFIG_SYS_BANK1_END            0x3fffffff
 303 #define CONFIG_SYS_BANK1_ENABLE 0
 304 #define CONFIG_SYS_BANK2_START          0x3ff00000
 305 #define CONFIG_SYS_BANK2_END            0x3fffffff
 306 #define CONFIG_SYS_BANK2_ENABLE 0
 307 #define CONFIG_SYS_BANK3_START          0x3ff00000
 308 #define CONFIG_SYS_BANK3_END            0x3fffffff
 309 #define CONFIG_SYS_BANK3_ENABLE 0
 310 #define CONFIG_SYS_BANK4_START          0x00000000
 311 #define CONFIG_SYS_BANK4_END            0x00000000
 312 #define CONFIG_SYS_BANK4_ENABLE 0
 313 #define CONFIG_SYS_BANK5_START          0x00000000
 314 #define CONFIG_SYS_BANK5_END            0x00000000
 315 #define CONFIG_SYS_BANK5_ENABLE 0
 316 #define CONFIG_SYS_BANK6_START          0x00000000
 317 #define CONFIG_SYS_BANK6_END            0x00000000
 318 #define CONFIG_SYS_BANK6_ENABLE 0
 319 #define CONFIG_SYS_BANK7_START          0x00000000
 320 #define CONFIG_SYS_BANK7_END            0x00000000
 321 #define CONFIG_SYS_BANK7_ENABLE 0
 322 /*
 323  * Memory bank enable bitmask, specifying which of the banks defined above
 324  are actually present. MSB is for bank #7, LSB is for bank #0.
 325  */
 326 #define CONFIG_SYS_BANK_ENABLE          0x01
 327
 328 #define CONFIG_SYS_ODCR         0xff    /* configures line driver impedances,   */
 329                                         /* see 8240 book for bit definitions    */
 330 #define CONFIG_SYS_PGMAX                0x32    /* how long the 8240 retains the        */
 331                                         /* currently accessed page in memory    */
 332                                         /* see 8240 book for details            */
 333
 334 /* SDRAM 0 - 256MB */
 335 #define CONFIG_SYS_IBAT0L       (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 336 #define CONFIG_SYS_IBAT0U       (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 337
 338 /* stack in DCACHE @ 1GB (no backing mem) */
 339 #if defined(USE_DINK32)
 340 #define CONFIG_SYS_IBAT1L       (0x40000000 | BATL_PP_00 )
 341 #define CONFIG_SYS_IBAT1U       (0x40000000 | BATU_BL_128K )
 342 #else
 343 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
 344 #define CONFIG_SYS_IBAT1U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 345 #endif
 346
 347 /* PCI memory */
 348 #define CONFIG_SYS_IBAT2L       (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 349 #define CONFIG_SYS_IBAT2U       (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 350
 351 /* Flash, config addrs, etc */
 352 #define CONFIG_SYS_IBAT3L       (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 353 #define CONFIG_SYS_IBAT3U       (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 354
 355 #define CONFIG_SYS_DBAT0L       CONFIG_SYS_IBAT0L
 356 #define CONFIG_SYS_DBAT0U       CONFIG_SYS_IBAT0U
 357 #define CONFIG_SYS_DBAT1L       CONFIG_SYS_IBAT1L
 358 #define CONFIG_SYS_DBAT1U       CONFIG_SYS_IBAT1U
 359 #define CONFIG_SYS_DBAT2L       CONFIG_SYS_IBAT2L
 360 #define CONFIG_SYS_DBAT2U       CONFIG_SYS_IBAT2U
 361 #define CONFIG_SYS_DBAT3L       CONFIG_SYS_IBAT3L
 362 #define CONFIG_SYS_DBAT3U       CONFIG_SYS_IBAT3U
 363
 364 /*
 365  * For booting Linux, the board info and command line data
 366  * have to be in the first 8 MB of memory, since this is
 367  * the maximum mapped by the Linux kernel during initialization.
 368  */
 369 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 370 /*-----------------------------------------------------------------------
 371  * FLASH organization
 372  */
 373 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 374 #define CONFIG_SYS_MAX_FLASH_SECT       20      /* max number of sectors on one chip    */
 375
 376 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 377 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 378
 379 /*-----------------------------------------------------------------------
 380  * Cache Configuration
 381  */
 382 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8240 CPU                      */
 383 #if defined(CONFIG_CMD_KGDB)
 384 #  define CONFIG_SYS_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 385 #endif
 386
 387 /* values according to the manual */
 388
 389 #define CONFIG_DRAM_50MHZ       1
 390 #define CONFIG_SDRAM_50MHZ
 391
 392 #undef  NR_8259_INTS
 393 #define NR_8259_INTS            1
 394
 395
 396 #define CONFIG_DISK_SPINUP_TIME 1000000
 397
 398
 399 #endif  /* __CONFIG_H */