ppc: Clean up calling of phy_reset() during init
[platform/kernel/u-boot.git] / include / configs / SPD823TS.h
1 /*
2  * (C) Copyright 2000
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_SPD823TS         1       /* ...on a SPD823TS board       */
38
39 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy()             */
40
41 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
42 #undef  CONFIG_8xx_CONS_SMC2
43 #undef  CONFIG_8xx_CONS_NONE
44 #define CONFIG_BAUDRATE         115200
45 #if 0
46 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
47 #else
48 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
49 #endif
50
51 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
52
53 #define CONFIG_BOOTCOMMAND      "bootp" /* autoboot command             */
54
55 #define CONFIG_BOOTARGS         "root=/dev/nfs rw "                     \
56                                 "nfsroot=10.0.0.2:/opt/eldk/ppc_8xx "   \
57                                 "nfsaddrs=10.0.0.99:10.0.0.2"
58
59 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
60 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
61
62 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
63
64
65 /*
66  * Command line configuration.
67  */
68 #include <config_cmd_default.h>
69
70 #define CONFIG_CMD_IDE
71
72 #undef CONFIG_CMD_SAVEENV
73 #undef CONFIG_CMD_FLASH
74
75
76 #define CONFIG_MAC_PARTITION
77 #define CONFIG_DOS_PARTITION
78
79 /*
80  * BOOTP options
81  */
82 #define CONFIG_BOOTP_SUBNETMASK
83 #define CONFIG_BOOTP_GATEWAY
84 #define CONFIG_BOOTP_HOSTNAME
85 #define CONFIG_BOOTP_BOOTPATH
86 #define CONFIG_BOOTP_BOOTFILESIZE
87
88
89 /*----------------------------------------------------------------------*/
90 #define CONFIG_ETHADDR          00:D0:93:00:01:CB
91 #define CONFIG_IPADDR           10.0.0.98
92 #define CONFIG_SERVERIP         10.0.0.1
93 #undef  CONFIG_BOOTCOMMAND
94 #define CONFIG_BOOTCOMMAND      "tftp 200000 uImage;bootm 200000"
95 /*----------------------------------------------------------------------*/
96
97 /*
98  * Miscellaneous configurable options
99  */
100 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
101 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
102 #if defined(CONFIG_CMD_KGDB)
103 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
104 #else
105 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
106 #endif
107 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
108 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
109 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
110
111 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on     */
112 #define CONFIG_SYS_MEMTEST_END          0x00F00000      /* 1 ... 15MB in DRAM   */
113
114 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address */
115
116 #define CONFIG_SYS_PIO_MODE             0       /* IDE interface in PIO Mode 0  */
117
118 #define CONFIG_SYS_PC_IDE_RESET ((ushort)0x0008)        /* PC 12        */
119
120 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
121
122 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
123
124 /*
125  * Low Level Configuration Settings
126  * (address mappings, register initial values, etc.)
127  * You should know what you are doing if you make changes here.
128  */
129 /*-----------------------------------------------------------------------
130  * Internal Memory Mapped Register
131  */
132 #define CONFIG_SYS_IMMR         0xFFF00000 /* was: 0xFF000000 */
133
134 /*-----------------------------------------------------------------------
135  * Definitions for initial stack pointer and data area (in DPRAM)
136  */
137 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
138 #define CONFIG_SYS_INIT_RAM_END 0x2F00  /* End of used area in DPRAM    */
139 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
140 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
141 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
142
143 /*-----------------------------------------------------------------------
144  * Start addresses for the final memory configuration
145  * (Set up by the startup code)
146  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
147  */
148 #define CONFIG_SYS_SDRAM_BASE           0x00000000
149 #define CONFIG_SYS_FLASH_BASE           0xFF000000
150 #ifdef  DEBUG
151 #define CONFIG_SYS_MONITOR_LEN          (512 << 10)     /* Reserve 512 kB for Monitor   */
152 #else
153 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
154 #endif
155 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
156 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
157
158 /*
159  * For booting Linux, the board info and command line data
160  * have to be in the first 8 MB of memory, since this is
161  * the maximum mapped by the Linux kernel during initialization.
162  */
163 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
164 /*-----------------------------------------------------------------------
165  * FLASH organization
166  */
167 #define CONFIG_SYS_MAX_FLASH_BANKS      0       /* max number of memory banks           */
168 #define CONFIG_SYS_MAX_FLASH_SECT       0       /* max number of sectors on one chip    */
169
170 #define CONFIG_SYS_FLASH_ERASE_TOUT     0       /* Timeout for Flash Erase (in ms)      */
171 #define CONFIG_SYS_FLASH_WRITE_TOUT     0       /* Timeout for Flash Write (in ms)      */
172
173 #define CONFIG_ENV_IS_IN_FLASH  1
174 #define CONFIG_ENV_OFFSET               0x8000  /*   Offset   of Environment Sector     */
175 #define CONFIG_ENV_SIZE         0x0800  /* Total Size of Environment Sector     */
176 /*-----------------------------------------------------------------------
177  * Cache Configuration
178  */
179 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
180 #if defined(CONFIG_CMD_KGDB)
181 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
182 #endif
183
184 /*-----------------------------------------------------------------------
185  * SYPCR - System Protection Control                            11-9
186  * SYPCR can only be written once after reset!
187  *-----------------------------------------------------------------------
188  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
189  */
190 #if defined(CONFIG_WATCHDOG)
191 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
192                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
193 #else
194 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
195 #endif
196
197 /*-----------------------------------------------------------------------
198  * SIUMCR - SIU Module Configuration                            11-6
199  *-----------------------------------------------------------------------
200  * PCMCIA config., multi-function pin tri-state
201  */
202 /* 0x00000040 */
203 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC00 | SIUMCR_GB5E)
204
205 /*-----------------------------------------------------------------------
206  * TBSCR - Time Base Status and Control                         11-26
207  *-----------------------------------------------------------------------
208  * Clear Reference Interrupt Status, Timebase freezing enabled
209  */
210 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
211
212 /*-----------------------------------------------------------------------
213  * PISCR - Periodic Interrupt Status and Control                11-31
214  *-----------------------------------------------------------------------
215  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
216  */
217 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
218
219 /*-----------------------------------------------------------------------
220  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
221  *-----------------------------------------------------------------------
222  * Reset PLL lock status sticky bit, timer expired status bit and timer
223  * interrupt status bit, set PLL multiplication factor !
224  */
225 /* 0x00b0c0c0 */
226 #define CONFIG_SYS_PLPRCR                                                       \
227                 (       (11 << PLPRCR_MF_SHIFT) |                       \
228                         PLPRCR_SPLSS | PLPRCR_TEXPS | /*PLPRCR_TMIST|*/ \
229                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
230                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
231                 )
232
233 /*-----------------------------------------------------------------------
234  * SCCR - System Clock and reset Control Register               15-27
235  *-----------------------------------------------------------------------
236  * Set clock output, timebase and RTC source and divider,
237  * power management and some other internal clocks
238  */
239 #define SCCR_MASK       SCCR_EBDF11
240 /* 0x01800014 */
241 #define CONFIG_SYS_SCCR (SCCR_COM00     | /*SCCR_TBS|*/         \
242                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
243                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
244                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
245                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
246                          SCCR_DFNH000   |   SCCR_DFLCD101 |     \
247                          SCCR_DFALCD00)
248
249 /*-----------------------------------------------------------------------
250  * RTCSC - Real-Time Clock Status and Control Register
251  *-----------------------------------------------------------------------
252  */
253 /* 0x00C3 */
254 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
255
256
257 /*-----------------------------------------------------------------------
258  * RCCR - RISC Controller Configuration Register
259  *-----------------------------------------------------------------------
260  */
261 /* TIMEP=2 */
262 #define CONFIG_SYS_RCCR 0x0200
263
264 /*-----------------------------------------------------------------------
265  * RMDS - RISC Microcode Development Support Control Register
266  *-----------------------------------------------------------------------
267  */
268 #define CONFIG_SYS_RMDS 0
269
270 /*-----------------------------------------------------------------------
271  * SDSR - SDMA Status Register
272  *-----------------------------------------------------------------------
273  */
274 #define CONFIG_SYS_SDSR ((u_char)0x83)
275
276 /*-----------------------------------------------------------------------
277  * SDMR - SDMA Mask Register
278  *-----------------------------------------------------------------------
279  */
280 #define CONFIG_SYS_SDMR ((u_char)0x00)
281
282 /*-----------------------------------------------------------------------
283  *
284  * Interrupt Levels
285  *-----------------------------------------------------------------------
286  */
287 #define CONFIG_SYS_CPM_INTERRUPT        13      /* SIU_LEVEL6   */
288
289 /*-----------------------------------------------------------------------
290  * PCMCIA stuff
291  *-----------------------------------------------------------------------
292  *
293  */
294 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
295 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
296 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
297 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
298 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
299 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
300 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
301 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
302
303 /*-----------------------------------------------------------------------
304  * IDE/ATA stuff
305  *-----------------------------------------------------------------------
306  */
307 #define CONFIG_IDE_8xx_DIRECT   1       /* PCMCIA interface required    */
308 #define CONFIG_IDE_LED          1       /* LED   for ide supported      */
309 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
310
311 #define CONFIG_SYS_IDE_MAXBUS           2       /* max. 2 IDE busses            */
312 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
313
314 #define CONFIG_SYS_ATA_BASE_ADDR        0xFE100000
315 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
316 #define CONFIG_SYS_ATA_IDE1_OFFSET      0x0C00
317
318 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
319 #define CONFIG_SYS_ATA_REG_OFFSET       0x0080  /* Offset for normal register accesses  */
320 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100  /* Offset for alternate registers       */
321
322 /*-----------------------------------------------------------------------
323  *
324  *-----------------------------------------------------------------------
325  *
326  */
327 #define CONFIG_SYS_DER 0
328
329 /*
330  * Init Memory Controller:
331  *
332  * BR0/1 and OR0/1 (FLASH)
333  */
334
335 #define FLASH_BASE0_PRELIM      0xFF000000      /* FLASH bank #0        */
336 #define FLASH_BASE1_PRELIM      0xFF080000      /* FLASH bank #1        */
337
338 /* used to re-map FLASH both when starting from SRAM or FLASH:
339  * restrict access enough to keep SRAM working (if any)
340  * but not too much to meddle with FLASH accesses
341  */
342 /* EPROMs are 512kb */
343 #define CONFIG_SYS_REMAP_OR_AM          0xFFF80000      /* OR addr mask */
344 #define CONFIG_SYS_PRELIM_OR_AM 0xFFF80000      /* OR addr mask */
345
346 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
347 #define CONFIG_SYS_OR_TIMING_FLASH      (/* OR_CSNT_SAM | */ OR_ACS_DIV4 | OR_BI | \
348                                  OR_SCY_5_CLK | OR_EHTR)
349
350 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
351 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
352 /* 16 bit, bank valid */
353 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
354
355 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
356 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
357 /* 16 bit, bank valid */
358 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
359
360 /*
361  * BR2-5 and OR2-5 (SRAM/SDRAM/PER8/SHARC)
362  *
363  */
364 #define SRAM_BASE       0xFE200000      /* SRAM bank */
365 #define SRAM_OR_AM      0xFFE00000      /* SRAM is 2 MB */
366
367 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
368 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
369 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
370
371 #define PER8_BASE       0xFE000000      /* PER8 bank */
372 #define PER8_OR_AM      0xFFF00000      /* PER8 is 1 MB */
373
374 #define SHARC_BASE      0xFE400000      /* SHARC bank */
375 #define SHARC_OR_AM     0xFFC00000      /* SHARC is 4 MB */
376
377 /* SRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)       */
378
379 #define CONFIG_SYS_OR_TIMING_SRAM       0x00000D42      /* SRAM-Timing */
380 #define CONFIG_SYS_OR2 (SRAM_OR_AM | CONFIG_SYS_OR_TIMING_SRAM )
381 #define CONFIG_SYS_BR2 ((SRAM_BASE & BR_BA_MSK) | BR_PS_16 | BR_V )
382
383 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
384
385 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00      /* SDRAM-Timing */
386 #define CONFIG_SYS_OR3_PRELIM   (SDRAM_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
387 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_V )
388
389 #define CONFIG_SYS_OR_TIMING_PER8       0x00000F32      /* PER8-Timing */
390 #define CONFIG_SYS_OR4 (PER8_OR_AM | CONFIG_SYS_OR_TIMING_PER8 )
391 #define CONFIG_SYS_BR4 ((PER8_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
392
393 #define CONFIG_SYS_OR_TIMING_SHARC      0x00000700      /* SHARC-Timing */
394 #define CONFIG_SYS_OR5 (SHARC_OR_AM | CONFIG_SYS_OR_TIMING_SHARC )
395 #define CONFIG_SYS_BR5 ((SHARC_BASE & BR_BA_MSK) | BR_PS_32 | BR_MS_UPMA | BR_V )
396 /*
397  * Memory Periodic Timer Prescaler
398  */
399
400 /* periodic timer for refresh */
401 #define CONFIG_SYS_MBMR_PTB     204
402
403 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
404 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
405 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
406
407 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
408 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
409 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
410
411 /*
412  * MBMR settings for SDRAM
413  */
414
415 /* 8 column SDRAM */
416 #define CONFIG_SYS_MBMR_8COL    ((CONFIG_SYS_MBMR_PTB << MBMR_PTB_SHIFT)  | \
417                          MBMR_AMB_TYPE_0 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A11 |   \
418                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
419
420 /*
421  * Internal Definitions
422  *
423  * Boot Flags
424  */
425 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
426 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
427
428 #endif  /* __CONFIG_H */